JPH07183528A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH07183528A JPH07183528A JP32496893A JP32496893A JPH07183528A JP H07183528 A JPH07183528 A JP H07183528A JP 32496893 A JP32496893 A JP 32496893A JP 32496893 A JP32496893 A JP 32496893A JP H07183528 A JPH07183528 A JP H07183528A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】スタティックＲＡＭメモリ・セル等に用いられ
る薄膜トランジスタの駆動能力向上と高集積化に対応し
た微細構造を形成する。 【構成】基板表面に平行に形成した第１の活性層１３の
表面に基板と垂直方向に突出した板状の第２の活性層２
３を形成し、活性層１３，２３の表面に形成したゲート
絶縁膜１６を介して活性層１３，２３と対向するゲート
電極１７を形成したダブルゲート構造を構成する。
る薄膜トランジスタの駆動能力向上と高集積化に対応し
た微細構造を形成する。 【構成】基板表面に平行に形成した第１の活性層１３の
表面に基板と垂直方向に突出した板状の第２の活性層２
３を形成し、活性層１３，２３の表面に形成したゲート
絶縁膜１６を介して活性層１３，２３と対向するゲート
電極１７を形成したダブルゲート構造を構成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに関す
る。
る。
【０００２】
【従来の技術】ポリシリコンなどを活性層として用いる
薄膜トランジスタは、絶縁膜上に容易に形成できるため
に、シリコン基板上のバルクトランジスタと組み合わせ
て立体的な配置の回路を構成することができる。例え
ば、４メガビット程度の高集積度のスタティックＲＡＭ
のメモリセル回路では、シリコン基板上のＮチャネルＭ
ＯＳトランジスタとその上層の絶縁膜上に集積化したＰ
チャネル薄膜トランジスタとの組み合わせで形成したＣ
ＭＯＳ構成のフリップフロップ回路が用いられている。
薄膜トランジスタは、絶縁膜上に容易に形成できるため
に、シリコン基板上のバルクトランジスタと組み合わせ
て立体的な配置の回路を構成することができる。例え
ば、４メガビット程度の高集積度のスタティックＲＡＭ
のメモリセル回路では、シリコン基板上のＮチャネルＭ
ＯＳトランジスタとその上層の絶縁膜上に集積化したＰ
チャネル薄膜トランジスタとの組み合わせで形成したＣ
ＭＯＳ構成のフリップフロップ回路が用いられている。
【０００３】しかしながら、一般に薄膜トランジスタで
は、シリコン単結晶基板に形成されるバルクトランジス
タに比べ、移動度が小さいため、同様な構造寸法で得ら
れるオン電流は小さく、回路構成上の制限となってい
た。
は、シリコン単結晶基板に形成されるバルクトランジス
タに比べ、移動度が小さいため、同様な構造寸法で得ら
れるオン電流は小さく、回路構成上の制限となってい
た。
【０００４】この点を改善するための一例がテクニカル
・ダイジェスト・インターナショナル・エレクトロン・
デバイス・ミーティング（Ｔｅｃｈｎｉｃａｌ Ｄｉｇ
ｅｓｔ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）１９９０年、第３
９９頁に記載されている。
・ダイジェスト・インターナショナル・エレクトロン・
デバイス・ミーティング（Ｔｅｃｈｎｉｃａｌ Ｄｉｇ
ｅｓｔ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）１９９０年、第３
９９頁に記載されている。
【０００５】図４はこの従来の薄膜トランジスタの第１
の例を示す断面図である。
の例を示す断面図である。
【０００６】図４に示すように、ポリシリコン膜からな
る活性層２０３の下面に設けたゲート絶縁膜２０２およ
び上面に設けたゲート絶縁膜２０４を介して下面に第１
のゲート電極２０１と上面に第２のゲート電極２０５を
それぞれ配置した構造により、活性層２０３の上下両面
にチャネルを形成して駆動能力を向上させたダブルゲー
ト構造があり、二つのゲート電極を同電位で駆動した場
合には、片方のみのゲート電極で駆動した場合の２倍以
上の高い駆動能力が得られることが確認されている。
る活性層２０３の下面に設けたゲート絶縁膜２０２およ
び上面に設けたゲート絶縁膜２０４を介して下面に第１
のゲート電極２０１と上面に第２のゲート電極２０５を
それぞれ配置した構造により、活性層２０３の上下両面
にチャネルを形成して駆動能力を向上させたダブルゲー
ト構造があり、二つのゲート電極を同電位で駆動した場
合には、片方のみのゲート電極で駆動した場合の２倍以
上の高い駆動能力が得られることが確認されている。
【０００７】また、ダブルゲート構造では、チャネル部
分が上下ともにゲート電極で覆われる構造となるため
に、片側のみにゲート電極を配置した構造の素子に比
べ、周囲の電位の影響による特性変動、例えばしきい値
シフトなどを生じにくいという特徴も有している。
分が上下ともにゲート電極で覆われる構造となるため
に、片側のみにゲート電極を配置した構造の素子に比
べ、周囲の電位の影響による特性変動、例えばしきい値
シフトなどを生じにくいという特徴も有している。
【０００８】しかしながら、このような平面的な寸法で
決定される素子構造では、回路上の要求電流に見合うよ
うにゲート幅を大きくするなどの手法は高集積化の点で
限界がある。このため、なんらかの立体的な集積化を考
慮して効率的な配置を検討する必要があった。
決定される素子構造では、回路上の要求電流に見合うよ
うにゲート幅を大きくするなどの手法は高集積化の点で
限界がある。このため、なんらかの立体的な集積化を考
慮して効率的な配置を検討する必要があった。
【０００９】このような観点から、図５に示すように、
従来の薄膜トランジスタの第２の例では、絶縁基板２０
０上に設けたブロック状のゲート電極２１１と、このゲ
ート電極２１１の表面に設けたゲート絶縁膜２１２と、
ゲート絶縁膜２１２を含む表面に設けた半導体層の水平
面に高濃度の不純物を導入して形成したソース・ドレイ
ン領域２０７とを有し、ゲート電極２１１の側面に対向
する半導体層の垂直部に活性層２１３を形成しており、
微細なゲート長を実現して性能向上をはかっている（特
開昭６０−１６０１６９号公報参照）。
従来の薄膜トランジスタの第２の例では、絶縁基板２０
０上に設けたブロック状のゲート電極２１１と、このゲ
ート電極２１１の表面に設けたゲート絶縁膜２１２と、
ゲート絶縁膜２１２を含む表面に設けた半導体層の水平
面に高濃度の不純物を導入して形成したソース・ドレイ
ン領域２０７とを有し、ゲート電極２１１の側面に対向
する半導体層の垂直部に活性層２１３を形成しており、
微細なゲート長を実現して性能向上をはかっている（特
開昭６０−１６０１６９号公報参照）。
【００１０】また、活性層に単結晶を用いて縦型トラン
ジスタを構成した例がテクニカル・ダイジェスト・イン
ターナショナル・エレクトロン・デバイス・ミーティン
グ（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍ
ｅｅｔｉｎｇ）１９９０年、第８３３頁に記載されてい
る。
ジスタを構成した例がテクニカル・ダイジェスト・イン
ターナショナル・エレクトロン・デバイス・ミーティン
グ（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍ
ｅｅｔｉｎｇ）１９９０年、第８３３頁に記載されてい
る。
【００１１】図６はこの従来の薄膜トランジスタの第３
の例を示す断面図である。
の例を示す断面図である。
【００１２】図６に示すように、単結晶のシリコン基板
２２０の表面を選択的にエッチングして帯状の突起部を
形成した後、その突起部を耐酸化性膜で被覆してシリコ
ン基板２２０の水平面部を熱酸化し、突起部の底面部を
側面から酸化してシリコン基板２２０から絶縁する酸化
シリコン膜２２１を形成し、垂直方向に突出した板状の
活性層２２２を形成する。しかる後、耐熱性膜を除去
し、活性層２２２の表面にゲート絶縁膜２２３およびゲ
ート電極２２４を選択的に順次形成してダブルゲート構
造を形成する。
２２０の表面を選択的にエッチングして帯状の突起部を
形成した後、その突起部を耐酸化性膜で被覆してシリコ
ン基板２２０の水平面部を熱酸化し、突起部の底面部を
側面から酸化してシリコン基板２２０から絶縁する酸化
シリコン膜２２１を形成し、垂直方向に突出した板状の
活性層２２２を形成する。しかる後、耐熱性膜を除去
し、活性層２２２の表面にゲート絶縁膜２２３およびゲ
ート電極２２４を選択的に順次形成してダブルゲート構
造を形成する。
【００１３】
【発明が解決しようとする課題】この従来の薄膜トラン
ジスタは、第２の例の縦型構造では、チャネルが基板表
面に垂直な方向に形成され、ゲート長が膜厚などのプロ
セス条件で一義的に決まるために、設計上の自由度がな
く、またゲート幅方向については平面的な寸法を占有す
るために、必ずしも駆動能力の大きい素子の高集積化に
対応できるとは限らないという問題点があった。
ジスタは、第２の例の縦型構造では、チャネルが基板表
面に垂直な方向に形成され、ゲート長が膜厚などのプロ
セス条件で一義的に決まるために、設計上の自由度がな
く、またゲート幅方向については平面的な寸法を占有す
るために、必ずしも駆動能力の大きい素子の高集積化に
対応できるとは限らないという問題点があった。
【００１４】また第３の例では、垂直方向の活性層の寸
法がゲート幅となる。このように活性層として基板の単
結晶シリコンを用いる場合には、活性層の底面部は基板
との素子分離のために絶縁層が形成される必要があり、
例えば、窒化膜などをマスクとした選択酸化法を底部付
近に適用して側面からの酸化を行い絶縁層を形成する場
合には、活性層の横方向の寸法は、活性層両側側面から
の酸化が進行し酸化部分の先端が重なる程度に制限され
る。このために、コンタクト形成領域として十分な平面
的寸法を活性層上に確保することができず、活性層の側
面でコンタクトを形成しなければならないため、安定的
に低抵抗のコンタクト形成が困難であるという問題点が
あった。
法がゲート幅となる。このように活性層として基板の単
結晶シリコンを用いる場合には、活性層の底面部は基板
との素子分離のために絶縁層が形成される必要があり、
例えば、窒化膜などをマスクとした選択酸化法を底部付
近に適用して側面からの酸化を行い絶縁層を形成する場
合には、活性層の横方向の寸法は、活性層両側側面から
の酸化が進行し酸化部分の先端が重なる程度に制限され
る。このために、コンタクト形成領域として十分な平面
的寸法を活性層上に確保することができず、活性層の側
面でコンタクトを形成しなければならないため、安定的
に低抵抗のコンタクト形成が困難であるという問題点が
あった。
【００１５】本発明の目的は、素子寸法の設計の自由度
を束縛しない手法で駆動能力の大きな素子の配置を高集
積化し、従来と同等のコンタクト形成領域を確保できる
新規な薄膜トランジスタを提供することにある。
を束縛しない手法で駆動能力の大きな素子の配置を高集
積化し、従来と同等のコンタクト形成領域を確保できる
新規な薄膜トランジスタを提供することにある。
【００１６】
【課題を解決するための手段】本発明の第１の薄膜トラ
ンジスタは、絶縁基板又は絶縁膜の上に形成した第１の
ゲート電極と、前記第１のゲート電極上に形成した第１
のゲート絶縁膜を介して前記第１のゲート電極の上面と
平行に形成した第１の半導体活性層と、前記第１の半導
体活性層の表面に形成し且つ前記第１の半導体活性層の
上面と垂直方向に突出した板状の第２の半導体活性層
と、前記第１および第２の半導体活性層の表面を被覆す
る第２のゲート絶縁膜と、前記第２のゲート絶縁膜の表
面に形成して前記第１および第２の半導体活性層と対向
する第２のゲート電極とを含んで構成される。
ンジスタは、絶縁基板又は絶縁膜の上に形成した第１の
ゲート電極と、前記第１のゲート電極上に形成した第１
のゲート絶縁膜を介して前記第１のゲート電極の上面と
平行に形成した第１の半導体活性層と、前記第１の半導
体活性層の表面に形成し且つ前記第１の半導体活性層の
上面と垂直方向に突出した板状の第２の半導体活性層
と、前記第１および第２の半導体活性層の表面を被覆す
る第２のゲート絶縁膜と、前記第２のゲート絶縁膜の表
面に形成して前記第１および第２の半導体活性層と対向
する第２のゲート電極とを含んで構成される。
【００１７】本発明の第２の薄膜トランジスタは、絶縁
基板又は絶縁膜の上に該絶縁基板又は絶縁膜の上面と平
行に形成した第１の半導体活性層と、前記第１の半導体
活性層の側面に接続し且つ前記第１の半導体活性層の上
面と垂直方向に突出した板状の第２の半導体活性層と、
前記第１および第２の半導体活性層の表面を被覆するゲ
ート絶縁膜と、前記ゲート絶縁膜の表面に形成して前記
第１および第２の半導体活性層と対向するゲート電極と
を含んで構成される。
基板又は絶縁膜の上に該絶縁基板又は絶縁膜の上面と平
行に形成した第１の半導体活性層と、前記第１の半導体
活性層の側面に接続し且つ前記第１の半導体活性層の上
面と垂直方向に突出した板状の第２の半導体活性層と、
前記第１および第２の半導体活性層の表面を被覆するゲ
ート絶縁膜と、前記ゲート絶縁膜の表面に形成して前記
第１および第２の半導体活性層と対向するゲート電極と
を含んで構成される。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１９】図１（ａ）〜（ｄ）は本発明の第１の実施
例の製造方法を説明するための工程順に示した断面図、
図２（ａ），（ｂ）は本発明の第１の実施例を示す平面
図およびＡ−Ａ′線断面図である。
例の製造方法を説明するための工程順に示した断面図、
図２（ａ），（ｂ）は本発明の第１の実施例を示す平面
図およびＡ−Ａ′線断面図である。
【００２０】まず、図１（ａ）に示すように、絶縁基板
１０の表面にポリシリコン膜を堆積してリンイオンをイ
オン注入した後パターニングし、第１のゲート電極１１
を形成する。次に、ゲート電極１１を含む表面に減圧Ｃ
ＶＤ（ＬＰＣＶＤ）法により酸化シリコン膜を堆積して
第１のゲート絶縁膜１２を形成する。次に、ゲート絶縁
膜１２の上にＬＰＣＶＤ法により第１のアモルファスシ
リコン膜を堆積してパターニングする。次に、第１のア
モルファスシリコン膜を含む表面にプラズマＣＶＤ法に
よる酸化シリコン膜（以下プラズマ酸化膜と記す）を５
００ｎｍの厚さに堆積してパターニングしダミースペー
サ１４を形成する。次に、ダミースペーサ１４を含む表
面に第２のアモルファスシリコン膜を堆積し、約６００
℃の窒素雰囲気中で５０時間熱処理してポリシリコン膜
からなる活性層１３，１５を形成する。
１０の表面にポリシリコン膜を堆積してリンイオンをイ
オン注入した後パターニングし、第１のゲート電極１１
を形成する。次に、ゲート電極１１を含む表面に減圧Ｃ
ＶＤ（ＬＰＣＶＤ）法により酸化シリコン膜を堆積して
第１のゲート絶縁膜１２を形成する。次に、ゲート絶縁
膜１２の上にＬＰＣＶＤ法により第１のアモルファスシ
リコン膜を堆積してパターニングする。次に、第１のア
モルファスシリコン膜を含む表面にプラズマＣＶＤ法に
よる酸化シリコン膜（以下プラズマ酸化膜と記す）を５
００ｎｍの厚さに堆積してパターニングしダミースペー
サ１４を形成する。次に、ダミースペーサ１４を含む表
面に第２のアモルファスシリコン膜を堆積し、約６００
℃の窒素雰囲気中で５０時間熱処理してポリシリコン膜
からなる活性層１３，１５を形成する。
【００２１】ここで、ダミー・スペーサー１４の形成に
プラズマ酸化膜を用いたのは、固相成長熱処理よりも低
温で成長する必要があるためである。より高温のＣＶＤ
酸化膜等を用いる場合は、アモルファスシリコン膜の堆
積毎に固相成長熱処理を行うことが必要である。
プラズマ酸化膜を用いたのは、固相成長熱処理よりも低
温で成長する必要があるためである。より高温のＣＶＤ
酸化膜等を用いる場合は、アモルファスシリコン膜の堆
積毎に固相成長熱処理を行うことが必要である。
【００２２】次に、図１（ｂ）に示すように、活性層１
５をエッチバックしてダミースペーサ１４の上面を露出
させ、ダミースペーサ１４の側面にのみポリシリコン活
性層１５を残して活性層２３を形成する。
５をエッチバックしてダミースペーサ１４の上面を露出
させ、ダミースペーサ１４の側面にのみポリシリコン活
性層１５を残して活性層２３を形成する。
【００２３】次に、図１（ｃ）に示すように、ダミース
ペーサ１４をエッチング除去して活性層１３の表面を露
出させた後、チャネル領域の不純物濃度を調整するため
にリンイオンを８×１０12ｃｍ-2程度のドーズ量で活性
層１３，２３にイオン注入する。
ペーサ１４をエッチング除去して活性層１３の表面を露
出させた後、チャネル領域の不純物濃度を調整するため
にリンイオンを８×１０12ｃｍ-2程度のドーズ量で活性
層１３，２３にイオン注入する。
【００２４】次に、図１（ｄ）に示すように、ＬＰＣＶ
Ｄ法により活性層１３，２３を含む表面に酸化シリコン
膜を堆積して第２のゲート絶縁膜１６を形成し、その上
にリンをドープしたポリシリコン膜を堆積してパターニ
ングし第２のゲート電極１７を形成する。
Ｄ法により活性層１３，２３を含む表面に酸化シリコン
膜を堆積して第２のゲート絶縁膜１６を形成し、その上
にリンをドープしたポリシリコン膜を堆積してパターニ
ングし第２のゲート電極１７を形成する。
【００２５】次に、図２（ａ），（ｂ）に示すように、
ゲート電極１７をマスクとしてホウ素イオンを５×１０
15ｃｍ-2程度のドーズ量で活性層１３，２３にイオン注
入し、ソース・ドレイン領域１８を形成し、全面に層間
絶縁膜１９を堆積する。次に、９００℃程度の温度で３
０分間熱処理し、イオン注入されたキャリア不純物を活
性化し、層間絶縁膜１９，ゲート電極１７，ゲート絶縁
膜１６，１２を順次エッチングしてコンタクトホール２
０を形成し、コンタクトホール２０のゲート電極１１，
１７と接続するアルミニウム配線２１およびソース・ド
レイン領域１８と接続するアルミニウム配線２２のそれ
ぞれを形成する。
ゲート電極１７をマスクとしてホウ素イオンを５×１０
15ｃｍ-2程度のドーズ量で活性層１３，２３にイオン注
入し、ソース・ドレイン領域１８を形成し、全面に層間
絶縁膜１９を堆積する。次に、９００℃程度の温度で３
０分間熱処理し、イオン注入されたキャリア不純物を活
性化し、層間絶縁膜１９，ゲート電極１７，ゲート絶縁
膜１６，１２を順次エッチングしてコンタクトホール２
０を形成し、コンタクトホール２０のゲート電極１１，
１７と接続するアルミニウム配線２１およびソース・ド
レイン領域１８と接続するアルミニウム配線２２のそれ
ぞれを形成する。
【００２６】ここで、活性層１３のパターン幅０．６μ
ｍのものについて、第１の実施例で得られた薄膜トラン
ジスタのオン電流を測定したところ、側壁部のない従来
構造ものに比べ、側壁部を付加した分に相当する約２．
７倍の電流値の増大が確認できた。
ｍのものについて、第１の実施例で得られた薄膜トラン
ジスタのオン電流を測定したところ、側壁部のない従来
構造ものに比べ、側壁部を付加した分に相当する約２．
７倍の電流値の増大が確認できた。
【００２７】図３は本発明の第２の実施例を示す断面図
である。
である。
【００２８】図３に示すように、絶縁基板１０の上に形
成した第１の活性層１３と、この活性層１３の側面に接
続して活性層１３の周囲を取囲み且つ絶縁基板１０の表
面に垂直な方向に突出して形成した板状の第２の活性層
２３と、第１および第２の活性層１３，２３の表面に選
択的に形成したゲート絶縁膜１６と、ゲート絶縁膜１６
を介して第１および第２の活性層１３，２３と対向して
形成したゲート電極１７とを備えている。
成した第１の活性層１３と、この活性層１３の側面に接
続して活性層１３の周囲を取囲み且つ絶縁基板１０の表
面に垂直な方向に突出して形成した板状の第２の活性層
２３と、第１および第２の活性層１３，２３の表面に選
択的に形成したゲート絶縁膜１６と、ゲート絶縁膜１６
を介して第１および第２の活性層１３，２３と対向して
形成したゲート電極１７とを備えている。
【００２９】ここで、活性層２３は第１の実施例と同様
の工程で活性層１３の上に形成するダミースペーサのパ
ターニングの際に活性層１３も同時にエッチングしてダ
ミースペーサの底面と同一寸法の活性層１３を形成した
後ダミースペーサおよび活性層１３の側面に接する活性
層２３を形成し、しかる後、ダミースペーサをエッチン
グ除去することにより形成できる。
の工程で活性層１３の上に形成するダミースペーサのパ
ターニングの際に活性層１３も同時にエッチングしてダ
ミースペーサの底面と同一寸法の活性層１３を形成した
後ダミースペーサおよび活性層１３の側面に接する活性
層２３を形成し、しかる後、ダミースペーサをエッチン
グ除去することにより形成できる。
【００３０】なお、ソース・ドレイン領域（図示せず）
は第１の実施例と同様にゲート電極１７をマスクとして
不純物をイオン注入して形成する。
は第１の実施例と同様にゲート電極１７をマスクとして
不純物をイオン注入して形成する。
【００３１】ここで、第１および第２の実施例では、い
ずれもゲート電極をマスクとして不純物をイオン注入す
ることにより、ソース・ドレイン領域を形成している
が、リソグラフィー技術を用いてパターニングされたレ
ジスト膜をマスクとして段階的にイオン注入を行う工程
を追加することにより、ゲート電極１７とソース・ドレ
イン領域間に低濃度のオフセット領域を設けることも可
能である。
ずれもゲート電極をマスクとして不純物をイオン注入す
ることにより、ソース・ドレイン領域を形成している
が、リソグラフィー技術を用いてパターニングされたレ
ジスト膜をマスクとして段階的にイオン注入を行う工程
を追加することにより、ゲート電極１７とソース・ドレ
イン領域間に低濃度のオフセット領域を設けることも可
能である。
【００３２】
【発明の効果】以上説明したように本発明によれば、水
平方向と垂直方向に形成した活性層を立体的に組合せる
ことにより水平面の占有面積の増大なしにゲート幅の拡
大が可能となり、また同時にゲート長、ゲート幅に対す
る設計の自由度を束縛することがないため、回路構成上
で要求される駆動能力に合わせた素子の配置が容易に行
えるという効果を有する。
平方向と垂直方向に形成した活性層を立体的に組合せる
ことにより水平面の占有面積の増大なしにゲート幅の拡
大が可能となり、また同時にゲート長、ゲート幅に対す
る設計の自由度を束縛することがないため、回路構成上
で要求される駆動能力に合わせた素子の配置が容易に行
えるという効果を有する。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図２】本発明の第１の実施例を示す平面図およびＡ−
Ａ′線断面図。
Ａ′線断面図。
【図３】本発明の第２の実施例を示す断面図。
【図４】従来の薄膜トランジスタの第１の例を示す断面
図。
図。
【図５】従来の薄膜トランジスタの第２の例を示す断面
図。
図。
【図６】従来の薄膜トランジスタの第３の例を示す断面
図。
図。
１０，２００ 絶縁基板 １１，１７，２０１，２０５，２１１，２２４ ゲー
ト電極 １２，１６，２０２，２０４，２１２，２２３ ゲー
ト絶縁膜 １３，１５，２３，２０３，２１３，２２２ 活性層 １４ ダミースペーサ １８，２０７ ソース・ドレイン領域 １９，２０６ 層間絶縁膜 ２０ コンタクトホール ２１，２２ アルミニウム電極 ２０８ 電極
ト電極 １２，１６，２０２，２０４，２１２，２２３ ゲー
ト絶縁膜 １３，１５，２３，２０３，２１３，２２２ 活性層 １４ ダミースペーサ １８，２０７ ソース・ドレイン領域 １９，２０６ 層間絶縁膜 ２０ コンタクトホール ２１，２２ アルミニウム電極 ２０８ 電極
Claims (2)
- 【請求項１】 絶縁基板又は絶縁膜の上に形成した第１
のゲート電極と、前記第１のゲート電極上に形成した第
１のゲート絶縁膜を介して前記第１のゲート電極の上面
と平行に形成した第１の半導体活性層と、前記第１の半
導体活性層の表面に形成し且つ前記第１の半導体活性層
の上面と垂直方向に突出した板状の第２の半導体活性層
と、前記第１および第２の半導体活性層の表面を被覆す
る第２のゲート絶縁膜と、前記第２のゲート絶縁膜の表
面に形成して前記第１および第２の半導体活性層と対向
する第２のゲート電極とを含むことを特徴とする薄膜ト
ランジスタ。 - 【請求項２】 絶縁基板又は絶縁膜の上に該絶縁基板又
は絶縁膜の上面と平行に形成した第１の半導体活性層
と、前記第１の半導体活性層の側面に接続し且つ前記第
１の半導体活性層の上面と垂直方向に突出した板状の第
２の半導体活性層と、前記第１および第２の半導体活性
層の表面を被覆するゲート絶縁膜と、前記ゲート絶縁膜
の表面に形成して前記第１および第２の半導体活性層と
対向するゲート電極とを含むことを特徴とする薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324968A JP2571004B2 (ja) | 1993-12-22 | 1993-12-22 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324968A JP2571004B2 (ja) | 1993-12-22 | 1993-12-22 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183528A true JPH07183528A (ja) | 1995-07-21 |
| JP2571004B2 JP2571004B2 (ja) | 1997-01-16 |
Family
ID=18171644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324968A Expired - Fee Related JP2571004B2 (ja) | 1993-12-22 | 1993-12-22 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571004B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693324B2 (en) * | 1996-04-26 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a thin film transistor and manufacturing method thereof |
| JP2005175481A (ja) * | 2003-12-10 | 2005-06-30 | Internatl Business Mach Corp <Ibm> | ユニット型電界効果デバイスおよび製作方法 |
| JP2007173326A (ja) * | 2005-12-19 | 2007-07-05 | Korea Advanced Inst Of Sci Technol | シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタおよびその製造方法 |
| JP2009514214A (ja) * | 2005-10-25 | 2009-04-02 | フリースケール セミコンダクター インコーポレイテッド | 逆ｔ字チャネル型トランジスタを含む複数の型のデバイス、及びその製造方法 |
| JP2009514220A (ja) * | 2005-10-25 | 2009-04-02 | フリースケール セミコンダクター インコーポレイテッド | 逆ｔ型チャネルトランジスタを製造する方法 |
| US8872221B2 (en) | 2012-12-18 | 2014-10-28 | Samsung Display Co., Ltd. | Vertical thin film transistor and fabricating method thereof |
| JP2019024111A (ja) * | 2013-08-05 | 2019-02-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1993
- 1993-12-22 JP JP5324968A patent/JP2571004B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693324B2 (en) * | 1996-04-26 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a thin film transistor and manufacturing method thereof |
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| US7388258B2 (en) | 2003-12-10 | 2008-06-17 | International Business Machines Corporation | Sectional field effect devices |
| US7413941B2 (en) | 2003-12-10 | 2008-08-19 | International Business Machines Corporation | Method of fabricating sectional field effect devices |
| US7659153B2 (en) | 2003-12-10 | 2010-02-09 | International Business Machines Corporation | Sectional field effect devices and method of fabrication |
| JP2009514214A (ja) * | 2005-10-25 | 2009-04-02 | フリースケール セミコンダクター インコーポレイテッド | 逆ｔ字チャネル型トランジスタを含む複数の型のデバイス、及びその製造方法 |
| JP2009514220A (ja) * | 2005-10-25 | 2009-04-02 | フリースケール セミコンダクター インコーポレイテッド | 逆ｔ型チャネルトランジスタを製造する方法 |
| JP2007173326A (ja) * | 2005-12-19 | 2007-07-05 | Korea Advanced Inst Of Sci Technol | シリコンフィンとシリコンボディとからなるチャネルを有する電界効果トランジスタおよびその製造方法 |
| US8872221B2 (en) | 2012-12-18 | 2014-10-28 | Samsung Display Co., Ltd. | Vertical thin film transistor and fabricating method thereof |
| JP2019024111A (ja) * | 2013-08-05 | 2019-02-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2571004B2 (ja) | 1997-01-16 |
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