JPH0653811A - Ｉｃの入力回路 - Google Patents
Ｉｃの入力回路Info
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- JPH0653811A JPH0653811A JP4202074A JP20207492A JPH0653811A JP H0653811 A JPH0653811 A JP H0653811A JP 4202074 A JP4202074 A JP 4202074A JP 20207492 A JP20207492 A JP 20207492A JP H0653811 A JPH0653811 A JP H0653811A
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Abstract
(57)【要約】
【目的】 外部信号によって誤動作を生じることがな
く、且つコスト高を招くこともないＩＣの入力回路を得
る。 【構成】 外部信号同期手段３，１９，２０，２１，２
２がスイッチ１から入力されるスイッチ出力信号５を所
定のクロックＣＬＫ１に同期するパルス信号に形成す
る。そして、外部信号選択手段２３，２４が前記外部信
号同期手段３，１９，２０，２１，２２によって形成さ
れたパルス信号長が所定値以上のときにこのパルス信号
を出力側より出力する。
く、且つコスト高を招くこともないＩＣの入力回路を得
る。 【構成】 外部信号同期手段３，１９，２０，２１，２
２がスイッチ１から入力されるスイッチ出力信号５を所
定のクロックＣＬＫ１に同期するパルス信号に形成す
る。そして、外部信号選択手段２３，２４が前記外部信
号同期手段３，１９，２０，２１，２２によって形成さ
れたパルス信号長が所定値以上のときにこのパルス信号
を出力側より出力する。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣの入力回路に係
り、特に外部信号による誤動作を防止することができる
ＩＣの入力回路に関するものである。
り、特に外部信号による誤動作を防止することができる
ＩＣの入力回路に関するものである。
【０００２】
【従来の技術】この発明における従来例を図７、図８、
図９について説明する。図７及び図８は、従来のＩＣの
入力回路の例を示すブロック図、図９は、図７、図８の
動作を示すタイミングチャートを示すものである。図７
において、１は外部からの作用を機械的に検出して電気
信号に変換するスイッチ、２はスイッチ１に接続され、
外部からの作用を変換した電気信号を受けて動作するＩ
７Ｃ、３はＩＣ２内に設けられてその入力側にスイッチ
１が接続され、外部信号として入力される電気信号の立
ち上がり及び立ち下がりに対し、各々異なった所定のし
きい値を有してＩＣ２の論理レベルに変換するシュミッ
トトリガ回路、４はＩＣ２内に設けられてシュミットト
リガ回路３の出力側に接続され、シュミットトリガ回路
３にて変換された信号を処理する外部信号処理回路、５
はスイッチ１の出力信号であるスイッチ出力信号、６は
シュミットトリガ回路３の出力信号であるシュミット出
力である。又、図８において、７はスイッチ１と同等の
機能をもち、外部からの作用を電気的に検出するセンサ
であって、このセンサは電源ＶccとアースＧ間に抵抗Ｒ
１を介して接続されたフォトダイオード７ａと、電源Ｖ
ccとアースＧ間に抵抗Ｒ２を介して接続されたフォトト
ランジスタ７ｂとから構成される。８はセンサ７の出力
信号でありスイッチ出力信号５と同等であるセンサ出力
信号を示す。そして図９において、ＣＬＫ１はＩＣ２が
動作するタイミングを作る内部クロック、１０はＩＣ２
の電源投入時及び電源電圧の低下を検出してＩＣ２内部
の動作を制御するリセット信号である。
図９について説明する。図７及び図８は、従来のＩＣの
入力回路の例を示すブロック図、図９は、図７、図８の
動作を示すタイミングチャートを示すものである。図７
において、１は外部からの作用を機械的に検出して電気
信号に変換するスイッチ、２はスイッチ１に接続され、
外部からの作用を変換した電気信号を受けて動作するＩ
７Ｃ、３はＩＣ２内に設けられてその入力側にスイッチ
１が接続され、外部信号として入力される電気信号の立
ち上がり及び立ち下がりに対し、各々異なった所定のし
きい値を有してＩＣ２の論理レベルに変換するシュミッ
トトリガ回路、４はＩＣ２内に設けられてシュミットト
リガ回路３の出力側に接続され、シュミットトリガ回路
３にて変換された信号を処理する外部信号処理回路、５
はスイッチ１の出力信号であるスイッチ出力信号、６は
シュミットトリガ回路３の出力信号であるシュミット出
力である。又、図８において、７はスイッチ１と同等の
機能をもち、外部からの作用を電気的に検出するセンサ
であって、このセンサは電源ＶccとアースＧ間に抵抗Ｒ
１を介して接続されたフォトダイオード７ａと、電源Ｖ
ccとアースＧ間に抵抗Ｒ２を介して接続されたフォトト
ランジスタ７ｂとから構成される。８はセンサ７の出力
信号でありスイッチ出力信号５と同等であるセンサ出力
信号を示す。そして図９において、ＣＬＫ１はＩＣ２が
動作するタイミングを作る内部クロック、１０はＩＣ２
の電源投入時及び電源電圧の低下を検出してＩＣ２内部
の動作を制御するリセット信号である。
【０００３】次に動作について説明する。ＩＣ２の電源
電圧は５Ｖ、ＩＣ２内部の論理は０を０Ｖ、１を５Ｖの
正論理と仮定する。ＩＣ２の電源が投入されると、ＩＣ
２の電源電圧検出回路（図示しない）は電源電圧の立ち
上がりを検出し、リセット信号１０をある一定時間後０
から１へ切り換える。リセット信号１０は０の時ＩＣ２
の動作を停止させ、内部ロジックの初期状態を設定し、
１の時ＩＣ２を動作させる信号である。リセット信号１
０が０から１へ変化するとＩＣ２は初期状態の設定を終
え、動作状態となり、内部信号の処理及び外部からの信
号入力待ちの状態となる。
電圧は５Ｖ、ＩＣ２内部の論理は０を０Ｖ、１を５Ｖの
正論理と仮定する。ＩＣ２の電源が投入されると、ＩＣ
２の電源電圧検出回路（図示しない）は電源電圧の立ち
上がりを検出し、リセット信号１０をある一定時間後０
から１へ切り換える。リセット信号１０は０の時ＩＣ２
の動作を停止させ、内部ロジックの初期状態を設定し、
１の時ＩＣ２を動作させる信号である。リセット信号１
０が０から１へ変化するとＩＣ２は初期状態の設定を終
え、動作状態となり、内部信号の処理及び外部からの信
号入力待ちの状態となる。
【０００４】図７と図８の信号処理動作は同じなので、
図７の動作タイミングを図８について説明する。スイッ
チ１が開閉すると、その出力であるスイッチ出力信号５
は、５Ｖと０Ｖ間を振動し、アナログの電気信号とな
る。そのアナログ信号であるスイッチ出力信号５は外部
信号としてＩＣ２のシュミットトリガ回路３へ入力され
る。シュミットトリガ回路３へ入力されたスイッチ出力
信号５は、シュミットトリガ回路３のローレベルしきい
値ＶＴＨ−及びハイレベルしきい値ＶＴＨ＋により、１
または０のデジタル信号に変換され、シュミット出力６
として外部信号処理回路４へ入力される。以上により、
ＩＣ２への外部信号の処理は終了し、外部からの作用
は、ＩＣ２内部にて信号処理される。
図７の動作タイミングを図８について説明する。スイッ
チ１が開閉すると、その出力であるスイッチ出力信号５
は、５Ｖと０Ｖ間を振動し、アナログの電気信号とな
る。そのアナログ信号であるスイッチ出力信号５は外部
信号としてＩＣ２のシュミットトリガ回路３へ入力され
る。シュミットトリガ回路３へ入力されたスイッチ出力
信号５は、シュミットトリガ回路３のローレベルしきい
値ＶＴＨ−及びハイレベルしきい値ＶＴＨ＋により、１
または０のデジタル信号に変換され、シュミット出力６
として外部信号処理回路４へ入力される。以上により、
ＩＣ２への外部信号の処理は終了し、外部からの作用
は、ＩＣ２内部にて信号処理される。
【０００５】ところで、ＩＣ２が外部信号を処理する場
合、ＩＣ２の内部には、内部クロックＣＬＫ１あるいは
その分周出力の立ち上がりまたは立ち下がりのタイミン
グに同期して動作する回路と非同期の回路とが存在す
る。外部からの作用であるスイッチ１は、振動衝撃等の
環境下において振動した開閉を引き起こすことがあり、
この振動したスイッチ出力信号５を受けたシュミットト
リガ回路３は、スイッチ出力信号５がそのしきい値ＶＴ
Ｈ−またはＶＴＨ＋を超えた場合、その変化をシュミッ
ト出力６として出力する。ＩＣ２の外部信号処理回路４
の中に内部クロックＣＬＫ１に非同期の処理回路が含ま
れる場合は、その振動によるシュミット出力６の信号変
化を受けて動作して誤動作を生じる可能性がある。
合、ＩＣ２の内部には、内部クロックＣＬＫ１あるいは
その分周出力の立ち上がりまたは立ち下がりのタイミン
グに同期して動作する回路と非同期の回路とが存在す
る。外部からの作用であるスイッチ１は、振動衝撃等の
環境下において振動した開閉を引き起こすことがあり、
この振動したスイッチ出力信号５を受けたシュミットト
リガ回路３は、スイッチ出力信号５がそのしきい値ＶＴ
Ｈ−またはＶＴＨ＋を超えた場合、その変化をシュミッ
ト出力６として出力する。ＩＣ２の外部信号処理回路４
の中に内部クロックＣＬＫ１に非同期の処理回路が含ま
れる場合は、その振動によるシュミット出力６の信号変
化を受けて動作して誤動作を生じる可能性がある。
【０００６】
【発明が解決しようとする課題】従来のＩＣの入力回路
は、以上のように構成され、外部からの作用に対して内
部クロックＣＬＫ１は非同期であるため、外部からの作
用と内部クロックＣＬＫ１とのタイミングによっては入
力パルス制限回路の動作時期がずれることがある。又、
入力パルス制限回路が内部クロックＣＬＫ１に同期して
動作している場合においては、外部作用が内部クロック
ＣＬＫ１の周期より短い時間で入力されるとその外部作
用を受け付けることができなくなるという問題点があっ
た。更に、ＩＣ２の回路のうち、内部クロックＣＬＫ１
に対して非同期の回路部分だけが動作し、これが原因と
なって誤動作を生じる可能性があり、信頼性の低い製品
となるという問題点もあった。
は、以上のように構成され、外部からの作用に対して内
部クロックＣＬＫ１は非同期であるため、外部からの作
用と内部クロックＣＬＫ１とのタイミングによっては入
力パルス制限回路の動作時期がずれることがある。又、
入力パルス制限回路が内部クロックＣＬＫ１に同期して
動作している場合においては、外部作用が内部クロック
ＣＬＫ１の周期より短い時間で入力されるとその外部作
用を受け付けることができなくなるという問題点があっ
た。更に、ＩＣ２の回路のうち、内部クロックＣＬＫ１
に対して非同期の回路部分だけが動作し、これが原因と
なって誤動作を生じる可能性があり、信頼性の低い製品
となるという問題点もあった。
【０００７】一方、かかる誤動作を防止すべく、全ての
回路を内部クロックＣＬＫ１に同期させるか、又は内部
クロックＣＬＫ１の周期より短い時間の外部信号をＩＣ
２に入力させないようスイッチ１とシュミットトリガ回
路３間にＣＲを用いた積分回路を設けることが考えられ
るが、この場合はＩＣ２のコストが高くなるという問題
点があった。
回路を内部クロックＣＬＫ１に同期させるか、又は内部
クロックＣＬＫ１の周期より短い時間の外部信号をＩＣ
２に入力させないようスイッチ１とシュミットトリガ回
路３間にＣＲを用いた積分回路を設けることが考えられ
るが、この場合はＩＣ２のコストが高くなるという問題
点があった。
【０００８】この発明は、上述したような問題点を解決
するためになされたもので、外部信号によって誤動作を
生じることがなく、且つコスト高を招くこともないＩＣ
の入力回路を得ることを目的としている。
するためになされたもので、外部信号によって誤動作を
生じることがなく、且つコスト高を招くこともないＩＣ
の入力回路を得ることを目的としている。
【０００９】
【課題を解決するための手段】この発明の請求項１に係
るＩＣの入力回路は、外部回路から入力された外部信号
を所定のクロックに同期するパルス信号に形成して出力
する外部信号同期手段と、この外部信号同期手段の出力
側に接続され、この外部信号同期手段によって形成され
たパルス信号長が所定値以上のときに、このパルス信号
を出力側より出力する外部信号選択手段とを備えたもの
である。
るＩＣの入力回路は、外部回路から入力された外部信号
を所定のクロックに同期するパルス信号に形成して出力
する外部信号同期手段と、この外部信号同期手段の出力
側に接続され、この外部信号同期手段によって形成され
たパルス信号長が所定値以上のときに、このパルス信号
を出力側より出力する外部信号選択手段とを備えたもの
である。
【００１０】
【作用】この発明の請求項１に係るＩＣの入力回路は、
外部信号同期手段が外部回路から入力される外部信号を
所定のクロックに同期するパルス信号に形成する。そし
て、外部信号選択手段が前記外部信号同期手段によって
形成されたパルス信号長が所定値以上のときにこのパル
ス信号を出力側より出力する。
外部信号同期手段が外部回路から入力される外部信号を
所定のクロックに同期するパルス信号に形成する。そし
て、外部信号選択手段が前記外部信号同期手段によって
形成されたパルス信号長が所定値以上のときにこのパル
ス信号を出力側より出力する。
【００１１】
【実施例】実施例１．以下、この発明の実施例１を図に
ついて説明する。図１は実施例１を示すブロック図、図
２は実施例１における入力パルス制限回路のロジック
図、図３は図２に使用されている論理記号(A)〜(G)とそ
の真理値表(H)〜(N)を示す図、図４乃至図６は各動作条
件における入力パルス制限回路の動作を示すタイミング
チャートを示すものである。
ついて説明する。図１は実施例１を示すブロック図、図
２は実施例１における入力パルス制限回路のロジック
図、図３は図２に使用されている論理記号(A)〜(G)とそ
の真理値表(H)〜(N)を示す図、図４乃至図６は各動作条
件における入力パルス制限回路の動作を示すタイミング
チャートを示すものである。
【００１２】図において、１〜３，５，６，９，１０は
図７乃至図９にて説明したものと同一または相当部分を
示すので説明を省略する。図において、１１はシュミッ
トトリガ回路３の出力側に接続され、シュミット出力６
を受けて外部信号を処理する入力パルス制限回路、４Ａ
は入力パルス制限回路１１の出力側に接続された外部信
号処理回路、１２は入力パルス制限回路１１から出力さ
れ、内部クロックＣＬＫ１に同期させられた入力パルス
制限回路出力である。図２において、１８は内部クロッ
クＣＬＫ１を分周して得られる分周内部クロック、１９
はリセット付きのＤ形フリップフロップ回路（以下、リ
セット付Ｄ−Ｆ／Ｆと記す。）Ａであって、このリセッ
ト付Ｄ−Ｆ／ＦＡ１９は、そのデータ端子にシュミット
出力６が入力され、そのクロック端子に内部クロックＣ
ＬＫ１が入力され、そのリセット端子にリセット信号１
０が入力される。２０はそのデータ端子にリセット付Ｄ
−Ｆ／ＦＡ１９のＱ出力端子が接続され、その出力Ｑ１
９が入力されるリセット付Ｄ−Ｆ／ＦＢであって、この
リセット付Ｄ−Ｆ／ＦＢ２０は、そのクロック端子に内
部クロックＣＬＫ１が入力され、そのリセット端子にリ
セット信号１０が入力される。２１はその一方の入力端
子にリセット付Ｄ−Ｆ／ＦＡ１９のＱ出力端子が接続さ
れてその出力Ｑ１９が入力され、その他方の入力端子に
リセット付Ｄ−Ｆ／ＦＢ２０のＱ出力端子が接続されて
出力Ｑ２０が入力されるイクスクルーシブノア回路、２
２はその一方の入力端子にイクスクルーシブノア回路２
１の出力端子が接続されてその出力Ｙ２１が入力され、
その他方の入力端子にリセット信号１０が入力されるア
ンド回路である。
図７乃至図９にて説明したものと同一または相当部分を
示すので説明を省略する。図において、１１はシュミッ
トトリガ回路３の出力側に接続され、シュミット出力６
を受けて外部信号を処理する入力パルス制限回路、４Ａ
は入力パルス制限回路１１の出力側に接続された外部信
号処理回路、１２は入力パルス制限回路１１から出力さ
れ、内部クロックＣＬＫ１に同期させられた入力パルス
制限回路出力である。図２において、１８は内部クロッ
クＣＬＫ１を分周して得られる分周内部クロック、１９
はリセット付きのＤ形フリップフロップ回路（以下、リ
セット付Ｄ−Ｆ／Ｆと記す。）Ａであって、このリセッ
ト付Ｄ−Ｆ／ＦＡ１９は、そのデータ端子にシュミット
出力６が入力され、そのクロック端子に内部クロックＣ
ＬＫ１が入力され、そのリセット端子にリセット信号１
０が入力される。２０はそのデータ端子にリセット付Ｄ
−Ｆ／ＦＡ１９のＱ出力端子が接続され、その出力Ｑ１
９が入力されるリセット付Ｄ−Ｆ／ＦＢであって、この
リセット付Ｄ−Ｆ／ＦＢ２０は、そのクロック端子に内
部クロックＣＬＫ１が入力され、そのリセット端子にリ
セット信号１０が入力される。２１はその一方の入力端
子にリセット付Ｄ−Ｆ／ＦＡ１９のＱ出力端子が接続さ
れてその出力Ｑ１９が入力され、その他方の入力端子に
リセット付Ｄ−Ｆ／ＦＢ２０のＱ出力端子が接続されて
出力Ｑ２０が入力されるイクスクルーシブノア回路、２
２はその一方の入力端子にイクスクルーシブノア回路２
１の出力端子が接続されてその出力Ｙ２１が入力され、
その他方の入力端子にリセット信号１０が入力されるア
ンド回路である。
【００１３】又、図２において、２３はそのデータ端子
が電源に接続されてハイレベルに維持されたリセット付
Ｄ−Ｆ／ＦＣであって、このリセット付Ｄ−Ｆ／ＦＣ２
３はそのクロック端子に分周内部クロックＣＬＫ２が入
力され、そのリセット端子にアンド回路２２の出力端子
が接続されてその出力Ｙ２１が入力される。２４はその
データ端子にリセット付Ｄ−Ｆ／ＦＣ２３のＱ出力端子
が接続されてその出力Ｑ２３が入力されるリセット付Ｄ
−Ｆ／ＦＤであって、このリセット付Ｄ−Ｆ／ＦＤ２４
はそのクロック端子に分周内部クロックＣＬＫ２が入力
され、そのリセット端子にアンド回路２２の出力端子が
接続されてその出力Ｙ２２が入力される。
が電源に接続されてハイレベルに維持されたリセット付
Ｄ−Ｆ／ＦＣであって、このリセット付Ｄ−Ｆ／ＦＣ２
３はそのクロック端子に分周内部クロックＣＬＫ２が入
力され、そのリセット端子にアンド回路２２の出力端子
が接続されてその出力Ｙ２１が入力される。２４はその
データ端子にリセット付Ｄ−Ｆ／ＦＣ２３のＱ出力端子
が接続されてその出力Ｑ２３が入力されるリセット付Ｄ
−Ｆ／ＦＤであって、このリセット付Ｄ−Ｆ／ＦＤ２４
はそのクロック端子に分周内部クロックＣＬＫ２が入力
され、そのリセット端子にアンド回路２２の出力端子が
接続されてその出力Ｙ２２が入力される。
【００１４】更に、図２において、２５はその一方の入
力端子にシュミット出力６が入力され、その他方の入力
端子にノット回路２６を介してリセット信号１０が入力
されるナンド回路、２７はその一方の入力端子にシュミ
ット出力６が入力され、その他方の入力端子にリセット
信号１０が入力されるオア回路、２８はそのデータ端子
にリセット付Ｄ−Ｆ／ＦＡ１９のＱ出力端子が接続され
て、その出力Ｑ１９が入力されるセット・リセット付Ｄ
フリップフロップであって、このセット・リセット付Ｄ
フリップフロップ２８はそのクロック端子にリセット付
Ｄ−Ｆ／ＦＤ２４のＱ出力端子が接続されてその出力Ｑ
２４が入力され、そのセット端子にナンド回路２５の出
力端子が接続されてその出力Ｙ２５が入力され、そのリ
セット端子にオア回路２７の出力端子が接続されてその
出力Ｙ２７が入力される。
力端子にシュミット出力６が入力され、その他方の入力
端子にノット回路２６を介してリセット信号１０が入力
されるナンド回路、２７はその一方の入力端子にシュミ
ット出力６が入力され、その他方の入力端子にリセット
信号１０が入力されるオア回路、２８はそのデータ端子
にリセット付Ｄ−Ｆ／ＦＡ１９のＱ出力端子が接続され
て、その出力Ｑ１９が入力されるセット・リセット付Ｄ
フリップフロップであって、このセット・リセット付Ｄ
フリップフロップ２８はそのクロック端子にリセット付
Ｄ−Ｆ／ＦＤ２４のＱ出力端子が接続されてその出力Ｑ
２４が入力され、そのセット端子にナンド回路２５の出
力端子が接続されてその出力Ｙ２５が入力され、そのリ
セット端子にオア回路２７の出力端子が接続されてその
出力Ｙ２７が入力される。
【００１５】以下に実施例１の動作について説明する。
尚、説明の便宜のため、信号のハイレベル５Ｖを１、信
号のローレベル０Ｖを０で表す。まず、図２及び図４を
用いて、電源投入時について説明する。ＩＣ２の電源が
投入されると、ＩＣ２の電源電圧検出回路（図示しな
い）は電源電圧の立ち上がりを検出し、リセット信号１
０をある一定時間後に０から１へ切り換える。リセット
信号１０は０の時ＩＣ２の動作を停止させ、１の時ＩＣ
２を動作させる信号である。リセット信号１０が０から
１へ変化した時、スイッチ１は動作していないので開閉
のいずれかの状態にあり、スイッチ出力信号５としてシ
ュミットトリガ回路３へ出力する。
尚、説明の便宜のため、信号のハイレベル５Ｖを１、信
号のローレベル０Ｖを０で表す。まず、図２及び図４を
用いて、電源投入時について説明する。ＩＣ２の電源が
投入されると、ＩＣ２の電源電圧検出回路（図示しな
い）は電源電圧の立ち上がりを検出し、リセット信号１
０をある一定時間後に０から１へ切り換える。リセット
信号１０は０の時ＩＣ２の動作を停止させ、１の時ＩＣ
２を動作させる信号である。リセット信号１０が０から
１へ変化した時、スイッチ１は動作していないので開閉
のいずれかの状態にあり、スイッチ出力信号５としてシ
ュミットトリガ回路３へ出力する。
【００１６】シュミットトリガ回路３はスイッチ出力信
号５の電圧レベルが確定しているので、０または１の信
号をシュミット出力６として、リセット付Ｄ−Ｆ／ＦＡ
１９のデータ端子、ナンド回路２５及びオア回路２７そ
れぞれの一方の入力端子へ出力する。ナンド回路２５及
びオア回路２７の他方の入力端子にはリセット信号１０
が入力されるので、リセット信号１０が０の時、シュミ
ット出力６が０であれば出力Ｙ２７が０、シュミット出
力６が１であれば出力Ｙ２５が０となる。
号５の電圧レベルが確定しているので、０または１の信
号をシュミット出力６として、リセット付Ｄ−Ｆ／ＦＡ
１９のデータ端子、ナンド回路２５及びオア回路２７そ
れぞれの一方の入力端子へ出力する。ナンド回路２５及
びオア回路２７の他方の入力端子にはリセット信号１０
が入力されるので、リセット信号１０が０の時、シュミ
ット出力６が０であれば出力Ｙ２７が０、シュミット出
力６が１であれば出力Ｙ２５が０となる。
【００１７】出力Ｙ２５及び出力Ｙ２７は、各々セット
・リセット付Ｄ−Ｆ／Ｆ２８のセット端子及びリセット
端子に接続されているので、出力Ｙ２５が０の時はセッ
ト・リセット付Ｄ−Ｆ／Ｆ２８のＱ出力は１、出力Ｙ２
７が０の時は０となる。セット・リセット付Ｄ−Ｆ／Ｆ
２８のＱ出力は入力パルス制限回路出力１２であるの
で、電源投入時のスイッチ１の初期状態が入力パルス制
限回路出力１２として出力され外部信号処理回路４Ａへ
入力される。又、リセット信号１０はアンド回路２２に
入力されているので、出力Ｙ２２はリセット信号１０の
変化に合わせて０となりリセット付Ｄ−Ｆ／ＦＣ２３及
びリセット付Ｄ−Ｆ／ＦＤ２４それぞれのリセット端子
へ出力される。
・リセット付Ｄ−Ｆ／Ｆ２８のセット端子及びリセット
端子に接続されているので、出力Ｙ２５が０の時はセッ
ト・リセット付Ｄ−Ｆ／Ｆ２８のＱ出力は１、出力Ｙ２
７が０の時は０となる。セット・リセット付Ｄ−Ｆ／Ｆ
２８のＱ出力は入力パルス制限回路出力１２であるの
で、電源投入時のスイッチ１の初期状態が入力パルス制
限回路出力１２として出力され外部信号処理回路４Ａへ
入力される。又、リセット信号１０はアンド回路２２に
入力されているので、出力Ｙ２２はリセット信号１０の
変化に合わせて０となりリセット付Ｄ−Ｆ／ＦＣ２３及
びリセット付Ｄ−Ｆ／ＦＤ２４それぞれのリセット端子
へ出力される。
【００１８】リセット付Ｄ−Ｆ／ＦＣ２３及びリセット
付Ｄ−Ｆ／ＦＤ２４はタイマー回路を構成するので、各
々のリセット完了後、各々のクロック端子に入力される
内部クロックＣＬＫ２の立ち上がりエッジにて動作し、
内部クロックＣＬＫ２の２つ目の立ち上がりエッジ後に
出力Ｑ２４を０から１へと変化させる。出力Ｑ２４はセ
ット・リセット付Ｄ−Ｆ／Ｆ２８のクロック端子に入力
されるので、出力Ｑ２４の立ち上がりエッジにて、デー
タ端子に入力されている出力Ｑ１９を出力する。この時
の出力Ｑ１９は変化しないので、入力パルス制限回路出
力１２は従来の状態を保つ。以上により、電源投入時の
初期状態の設定が完了し、スイッチ出力信号５の入力待
ち状態となる。
付Ｄ−Ｆ／ＦＤ２４はタイマー回路を構成するので、各
々のリセット完了後、各々のクロック端子に入力される
内部クロックＣＬＫ２の立ち上がりエッジにて動作し、
内部クロックＣＬＫ２の２つ目の立ち上がりエッジ後に
出力Ｑ２４を０から１へと変化させる。出力Ｑ２４はセ
ット・リセット付Ｄ−Ｆ／Ｆ２８のクロック端子に入力
されるので、出力Ｑ２４の立ち上がりエッジにて、デー
タ端子に入力されている出力Ｑ１９を出力する。この時
の出力Ｑ１９は変化しないので、入力パルス制限回路出
力１２は従来の状態を保つ。以上により、電源投入時の
初期状態の設定が完了し、スイッチ出力信号５の入力待
ち状態となる。
【００１９】次にスイッチ出力信号５が１から０に変化
（変化後の０の論理レベルを保つ時間は、無限大と仮定
する。）すると、シュミットトリガ回路３は、スイッチ
出力信号５がしきい値ＶＴＨ−になるまで、シュミット
出力６を１のまま保持し、スイッチ出力信号５がＶＴＨ
−以下となると、シュミット出力６を０に変化させる。
シュミット出力６の１から０への変化を受けたリセット
付Ｄ−Ｆ／ＦＡ１９は、内部クロックＣＬＫ１の次の立
ち上がりエッジにて、出力Ｑ１９を１から０に変化させ
る。更に次の内部クロックＣＬＫ１の立ち上がりエッジ
では、リセット付Ｄ−Ｆ／ＦＢ２０の出力Ｑ２０を同様
に１から０に変化させる。この時の出力Ｑ１９と出力Ｑ
２０の論理は一致せず、その２つを入力としているイク
スクルーシブノア回路２１の出力Ｙ２１は、出力Ｑ１９
の１から０への変化から出力Ｑ２０の１から０への変化
まで０となる。出力Ｙ２１とリセット信号１０を入力と
するアンド回路２２は、０が優先であるので、出力Ｙ２
１が０の時、出力Ｙ２２として０を出力する。
（変化後の０の論理レベルを保つ時間は、無限大と仮定
する。）すると、シュミットトリガ回路３は、スイッチ
出力信号５がしきい値ＶＴＨ−になるまで、シュミット
出力６を１のまま保持し、スイッチ出力信号５がＶＴＨ
−以下となると、シュミット出力６を０に変化させる。
シュミット出力６の１から０への変化を受けたリセット
付Ｄ−Ｆ／ＦＡ１９は、内部クロックＣＬＫ１の次の立
ち上がりエッジにて、出力Ｑ１９を１から０に変化させ
る。更に次の内部クロックＣＬＫ１の立ち上がりエッジ
では、リセット付Ｄ−Ｆ／ＦＢ２０の出力Ｑ２０を同様
に１から０に変化させる。この時の出力Ｑ１９と出力Ｑ
２０の論理は一致せず、その２つを入力としているイク
スクルーシブノア回路２１の出力Ｙ２１は、出力Ｑ１９
の１から０への変化から出力Ｑ２０の１から０への変化
まで０となる。出力Ｙ２１とリセット信号１０を入力と
するアンド回路２２は、０が優先であるので、出力Ｙ２
１が０の時、出力Ｙ２２として０を出力する。
【００２０】出力Ｙ２２はリセット付Ｄ−Ｆ／ＦＣ２３
及びリセット付Ｄ−Ｆ／ＦＤ２４それぞれのリセット端
子に入力されているので、出力Ｙ２２が０の時、リセッ
ト付Ｄ−Ｆ／ＦＣ２３及びリセット付Ｄ−Ｆ／ＦＤ２４
は、各々出力Ｑ２３及び出力Ｑ２４として０を出力す
る。リセット付Ｄ−Ｆ／ＦＣ２３は、そのデータ端子が
電源に接続されているのでリセット後、内部クロックＣ
ＬＫ２の立ち上がりエッジで、出力Ｑ２３として１を出
力する。出力Ｑ２３はリセット付Ｄ−Ｆ／ＦＤ２４のデ
ータ端子に入力されており、内部クロックＣＬＫ２の立
ち上がりエッジでは、出力Ｑ２３が１となっているの
で、出力Ｑ２４として１を出力する。出力Ｑ２４はセッ
ト・リセット付Ｄ−Ｆ／Ｆ２８のクロック端子に入力さ
れているので、出力Ｑ２４の０から１への立ち上がりエ
ッジにてデータ端子の入力、つまり出力Ｑ１９の０の状
態を入力パルス制限回路出力１２として出力する。
及びリセット付Ｄ−Ｆ／ＦＤ２４それぞれのリセット端
子に入力されているので、出力Ｙ２２が０の時、リセッ
ト付Ｄ−Ｆ／ＦＣ２３及びリセット付Ｄ−Ｆ／ＦＤ２４
は、各々出力Ｑ２３及び出力Ｑ２４として０を出力す
る。リセット付Ｄ−Ｆ／ＦＣ２３は、そのデータ端子が
電源に接続されているのでリセット後、内部クロックＣ
ＬＫ２の立ち上がりエッジで、出力Ｑ２３として１を出
力する。出力Ｑ２３はリセット付Ｄ−Ｆ／ＦＤ２４のデ
ータ端子に入力されており、内部クロックＣＬＫ２の立
ち上がりエッジでは、出力Ｑ２３が１となっているの
で、出力Ｑ２４として１を出力する。出力Ｑ２４はセッ
ト・リセット付Ｄ−Ｆ／Ｆ２８のクロック端子に入力さ
れているので、出力Ｑ２４の０から１への立ち上がりエ
ッジにてデータ端子の入力、つまり出力Ｑ１９の０の状
態を入力パルス制限回路出力１２として出力する。
【００２１】以上により、スイッチ出力信号５は、図１
に示した入力パルス制限回路１１を介して、外部信号処
理回路４Ａへ伝達されるが、入力パルス制限回路出力１
２は図２に示したセット・リセット付Ｄ−Ｆ／Ｆ２８の
Ｑ出力端子からの出力であり、そのクロック端子へのク
ロックは内部クロックＣＬＫ２の立ち上がりエッジによ
ってタイミングが作られているので、外部信号処理回路
４Ａへの入力信号は、内部クロックＣＬＫ１に同期した
信号となる。尚、スイッチ出力信号５の変化が０から１
への時も上述したと同様にＩＣ２は動作する。
に示した入力パルス制限回路１１を介して、外部信号処
理回路４Ａへ伝達されるが、入力パルス制限回路出力１
２は図２に示したセット・リセット付Ｄ−Ｆ／Ｆ２８の
Ｑ出力端子からの出力であり、そのクロック端子へのク
ロックは内部クロックＣＬＫ２の立ち上がりエッジによ
ってタイミングが作られているので、外部信号処理回路
４Ａへの入力信号は、内部クロックＣＬＫ１に同期した
信号となる。尚、スイッチ出力信号５の変化が０から１
への時も上述したと同様にＩＣ２は動作する。
【００２２】次に、図２、図５、図６を用いて、初期設
定終了後のスイッチ１の動作状態による入力パルス制限
回路１１の動作について説明する。まず図５について説
明する。図５は、スイッチ出力信号５が１から０とな
り、更に１となる変化においてシュミットトリガ回路３
のしきい値ＶＴＨ−及びＶＴＨ＋を越える時間ＴＢが、
ＴＢ＜Ｔ１で（内部クロックＣＬＫ１の１周期時間）且
つ内部クロックＣＬＫ１の立ち上がりエッジにかからな
い場合におけるタイミングを示している。シュミット出
力６の信号ＳＴＢは内部クロックＣＬＫ１の立ち上がり
エッジにかからず、又内部クロックＣＬＫ１の立ち上が
りエッジにて動作しているリセット付Ｄ−Ｆ／ＦＡ１９
は、そのクロックＣ入力の立ち上がり時点におけるデー
タ端子入力を出力するので、データ端子入力の変化ＳＴ
Ｂは無視され、出力Ｑ１９は変化しない。同様に出力Ｑ
１９が変化しないので、リセット付Ｄ−Ｆ／ＦＢ２０の
出力Ｑ２０も変化せず、イクスクルーシブオア回路２１
の出力Ｙ２１及びアンド回路２２の出力Ｙ２２も変化し
ない。出力Ｙ２２はカウンタ回路であるリセット付Ｄ−
Ｆ／ＦＣ２３及びリセット付Ｄ−Ｆ／ＦＤ２４それぞれ
のリセット端子に入力されているので、各リセット端子
は電源投入時の初期設定以外０とはならない。故にリセ
ット付Ｄ−Ｆ／ＦＤ２４の出力Ｑ２４も１のまま変化せ
ず、出力Ｑ２４がクロック端子に接続されているセット
・リセット付Ｄ−Ｆ／Ｆ２８は、従来のデータをそのま
ま保持し、図１に示した入力パルス制限回路出力１２は
変化しない。故に、スイッチ出力信号５の信号変化ＳＴ
Ｂが、ＴＢ＜Ｔ１で且つ内部クロックＣＬＫ１の立ち上
がりエッジにかからない時は、スイッチ出力信号５は入
力パルス制限回路１１にて無視され、外部信号処理回路
４Ａへは出力されない。
定終了後のスイッチ１の動作状態による入力パルス制限
回路１１の動作について説明する。まず図５について説
明する。図５は、スイッチ出力信号５が１から０とな
り、更に１となる変化においてシュミットトリガ回路３
のしきい値ＶＴＨ−及びＶＴＨ＋を越える時間ＴＢが、
ＴＢ＜Ｔ１で（内部クロックＣＬＫ１の１周期時間）且
つ内部クロックＣＬＫ１の立ち上がりエッジにかからな
い場合におけるタイミングを示している。シュミット出
力６の信号ＳＴＢは内部クロックＣＬＫ１の立ち上がり
エッジにかからず、又内部クロックＣＬＫ１の立ち上が
りエッジにて動作しているリセット付Ｄ−Ｆ／ＦＡ１９
は、そのクロックＣ入力の立ち上がり時点におけるデー
タ端子入力を出力するので、データ端子入力の変化ＳＴ
Ｂは無視され、出力Ｑ１９は変化しない。同様に出力Ｑ
１９が変化しないので、リセット付Ｄ−Ｆ／ＦＢ２０の
出力Ｑ２０も変化せず、イクスクルーシブオア回路２１
の出力Ｙ２１及びアンド回路２２の出力Ｙ２２も変化し
ない。出力Ｙ２２はカウンタ回路であるリセット付Ｄ−
Ｆ／ＦＣ２３及びリセット付Ｄ−Ｆ／ＦＤ２４それぞれ
のリセット端子に入力されているので、各リセット端子
は電源投入時の初期設定以外０とはならない。故にリセ
ット付Ｄ−Ｆ／ＦＤ２４の出力Ｑ２４も１のまま変化せ
ず、出力Ｑ２４がクロック端子に接続されているセット
・リセット付Ｄ−Ｆ／Ｆ２８は、従来のデータをそのま
ま保持し、図１に示した入力パルス制限回路出力１２は
変化しない。故に、スイッチ出力信号５の信号変化ＳＴ
Ｂが、ＴＢ＜Ｔ１で且つ内部クロックＣＬＫ１の立ち上
がりエッジにかからない時は、スイッチ出力信号５は入
力パルス制限回路１１にて無視され、外部信号処理回路
４Ａへは出力されない。
【００２３】次に図６について説明する。図６は、スイ
ッチ出力信号５が１から０となり、更に１となる変化に
おいて、シュミットトリガ回路３のしきい値ＶＴＨ−及
びＶＴＨ＋を越える時間ＴＢが、Ｔ１＜ＴＢ＜Ｔ２（内
部クロックＣＬＫ２の１周期時間）場合におけるタイミ
ングを示している。シュミット出力６の信号ＳＴＢは、
Ｔ１＜ＴＢなので、シュミット出力６が１から０へと変
化した後、次の内部クロックＣＬＫ１の立ち上がりエッ
ジから更に次の立ち上がりエッジまでの１周期Ｔ１の
間、アンド回路２２の出力Ｙ２２は０を出力する。出力
Ｙ２２の０を受けたリセット付Ｄ−Ｆ／ＦＣ２３及びリ
セット付Ｄ−Ｆ／ＦＤ２４はリセットされ、カウンタ回
路を再び動作させる内部クロックＣＬＫ２の立ち上がり
エッジが２回発生後、出力Ｑ２４は０から１へと変化
し、セット・リセット付Ｄ−Ｆ／Ｆ２８はデータ端子に
入力されている信号Ｑ１９を図１の入力パルス制限回路
出力１２として出力する。この時の出力Ｑ１９は１であ
るので、入力パルス制限回路出力１２として１が出力さ
れ、スイッチ出力信号５の信号の変化は無視される。セ
ット・リセット付Ｄ−Ｆ／Ｆ２８のデータ端子には出力
Ｑ１９が入力されており、出力Ｑ１９は、シュミット出
力６の内部クロックＣＬＫ１の同期信号となっている。
従ってもし出力Ｑ２４の立ち上がりエッジのタイミング
にスイッチ出力信号５が変化しても、内部クロックＣＬ
Ｋ１の立ち下がり時に内部クロックＣＬＫ２が変化して
いるので、これも無視されることとなる。あるいは、リ
セット付Ｄ−Ｆ／ＦＡ１９及びリセット付Ｄ−Ｆ／ＦＢ
２０それぞれの出力Ｑ１９及び出力Ｑ２０が変化する
と、出力Ｙ２２として０の信号が出力されるので、タイ
マー回路であるリセット付Ｄ−Ｆ／ＦＣ２３及びリセッ
ト付Ｄ−Ｆ／ＦＤ２４は、リセットされて出力Ｑ２４の
出力は０になり、再カウントする事となる。故に、スイ
ッチ出力信号５の信号変化ＳＴＢが、Ｔ１＜ＴＢ＜Ｔ２
の場合も、スイッチ出力信号５は入力パルス制限回路１
１にて無視され、外部信号処理回路４Ａへ出力されな
い。
ッチ出力信号５が１から０となり、更に１となる変化に
おいて、シュミットトリガ回路３のしきい値ＶＴＨ−及
びＶＴＨ＋を越える時間ＴＢが、Ｔ１＜ＴＢ＜Ｔ２（内
部クロックＣＬＫ２の１周期時間）場合におけるタイミ
ングを示している。シュミット出力６の信号ＳＴＢは、
Ｔ１＜ＴＢなので、シュミット出力６が１から０へと変
化した後、次の内部クロックＣＬＫ１の立ち上がりエッ
ジから更に次の立ち上がりエッジまでの１周期Ｔ１の
間、アンド回路２２の出力Ｙ２２は０を出力する。出力
Ｙ２２の０を受けたリセット付Ｄ−Ｆ／ＦＣ２３及びリ
セット付Ｄ−Ｆ／ＦＤ２４はリセットされ、カウンタ回
路を再び動作させる内部クロックＣＬＫ２の立ち上がり
エッジが２回発生後、出力Ｑ２４は０から１へと変化
し、セット・リセット付Ｄ−Ｆ／Ｆ２８はデータ端子に
入力されている信号Ｑ１９を図１の入力パルス制限回路
出力１２として出力する。この時の出力Ｑ１９は１であ
るので、入力パルス制限回路出力１２として１が出力さ
れ、スイッチ出力信号５の信号の変化は無視される。セ
ット・リセット付Ｄ−Ｆ／Ｆ２８のデータ端子には出力
Ｑ１９が入力されており、出力Ｑ１９は、シュミット出
力６の内部クロックＣＬＫ１の同期信号となっている。
従ってもし出力Ｑ２４の立ち上がりエッジのタイミング
にスイッチ出力信号５が変化しても、内部クロックＣＬ
Ｋ１の立ち下がり時に内部クロックＣＬＫ２が変化して
いるので、これも無視されることとなる。あるいは、リ
セット付Ｄ−Ｆ／ＦＡ１９及びリセット付Ｄ−Ｆ／ＦＢ
２０それぞれの出力Ｑ１９及び出力Ｑ２０が変化する
と、出力Ｙ２２として０の信号が出力されるので、タイ
マー回路であるリセット付Ｄ−Ｆ／ＦＣ２３及びリセッ
ト付Ｄ−Ｆ／ＦＤ２４は、リセットされて出力Ｑ２４の
出力は０になり、再カウントする事となる。故に、スイ
ッチ出力信号５の信号変化ＳＴＢが、Ｔ１＜ＴＢ＜Ｔ２
の場合も、スイッチ出力信号５は入力パルス制限回路１
１にて無視され、外部信号処理回路４Ａへ出力されな
い。
【００２４】以上により、スイッチ出力信号５の信号変
化ＳＴＢが、Ｔ１＋Ｔ２＜ＴＢの場合のみ、スイッチ出
力信号５は入力パルス制限回路１１によって、外部信号
処理回路４Ａへ出力され、信号の処理が実施される。実
際には、内部クロックＣＬＫ１及び内部クロックＣＬＫ
２のタイミングにより、入力が制限されるパルス幅は、
Ｔ１＋Ｔ２からＴ１＋Ｔ２の２倍までばらつく。このば
らつきを抑えるためには、Ｄ−Ｆ／ＦＣ２３やＤ−Ｆ／
ＦＤ２４のようなフリップフロップの個数を増やした
り、内部クロックＣＬＫ１及び内部クロックＣＬＫ２の
周波数を上げることにより可能である。又、この発明の
実施例の説明ではシュミット出力６の信号の変化が１か
ら０になった後１に戻る場合について説明したが、０か
ら１になった後０に戻る信号変化の場合でも同様の効果
を得ることができる。
化ＳＴＢが、Ｔ１＋Ｔ２＜ＴＢの場合のみ、スイッチ出
力信号５は入力パルス制限回路１１によって、外部信号
処理回路４Ａへ出力され、信号の処理が実施される。実
際には、内部クロックＣＬＫ１及び内部クロックＣＬＫ
２のタイミングにより、入力が制限されるパルス幅は、
Ｔ１＋Ｔ２からＴ１＋Ｔ２の２倍までばらつく。このば
らつきを抑えるためには、Ｄ−Ｆ／ＦＣ２３やＤ−Ｆ／
ＦＤ２４のようなフリップフロップの個数を増やした
り、内部クロックＣＬＫ１及び内部クロックＣＬＫ２の
周波数を上げることにより可能である。又、この発明の
実施例の説明ではシュミット出力６の信号の変化が１か
ら０になった後１に戻る場合について説明したが、０か
ら１になった後０に戻る信号変化の場合でも同様の効果
を得ることができる。
【００２５】以上の説明より明らかなように、ノット回
路２６、ナンド回路２５、オア回路２７及び内部クロッ
クＣＬＫ１は電源投入時の初期設定回路を構成し、シュ
ミットトリガ回路３、リセット付Ｄ−Ｆ／ＦＡ１９、リ
セット付Ｄ−Ｆ／ＦＢ２０、イクスクルーシブノア回路
２１及びアンド回路２２は、外部信号を内部クロックに
同期させる同期回路と、この同期した信号の変化時にパ
ルスを形成させるパルス形成回路とを構成して、請求項
１における外部信号同期手段を構成している。又、リセ
ット付Ｄ−Ｆ／ＦＣ２３、リセット付Ｄ−Ｆ／ＦＤ２４
は外部信号同期手段によって形成されたパルスによって
カウントを始め、一定時間後に外部信号処理回路４Ａに
出力するタイマー回路を構成し、このタイマー回路のカ
ウント数によって決められるパルス長以下の外部信号が
外部信号処理回路４Ａに入力されるのを防止するので、
請求項１における外部信号選択手段を構成している。
路２６、ナンド回路２５、オア回路２７及び内部クロッ
クＣＬＫ１は電源投入時の初期設定回路を構成し、シュ
ミットトリガ回路３、リセット付Ｄ−Ｆ／ＦＡ１９、リ
セット付Ｄ−Ｆ／ＦＢ２０、イクスクルーシブノア回路
２１及びアンド回路２２は、外部信号を内部クロックに
同期させる同期回路と、この同期した信号の変化時にパ
ルスを形成させるパルス形成回路とを構成して、請求項
１における外部信号同期手段を構成している。又、リセ
ット付Ｄ−Ｆ／ＦＣ２３、リセット付Ｄ−Ｆ／ＦＤ２４
は外部信号同期手段によって形成されたパルスによって
カウントを始め、一定時間後に外部信号処理回路４Ａに
出力するタイマー回路を構成し、このタイマー回路のカ
ウント数によって決められるパルス長以下の外部信号が
外部信号処理回路４Ａに入力されるのを防止するので、
請求項１における外部信号選択手段を構成している。
【００２６】実施例２．以上、実施例１について説明し
たが、この発明は入力パルス制限回路１１が一般的なロ
ジックにより構成されているので、入力を反転させるこ
とで、アンド回路をノア回路に変更する事ができる。
又、Ｄ形フリップフロップ回路にて構成されている回路
も、Ｔ形等他のフリップフロップ回路でも構成すること
が可能である。
たが、この発明は入力パルス制限回路１１が一般的なロ
ジックにより構成されているので、入力を反転させるこ
とで、アンド回路をノア回路に変更する事ができる。
又、Ｄ形フリップフロップ回路にて構成されている回路
も、Ｔ形等他のフリップフロップ回路でも構成すること
が可能である。
【００２７】
【発明の効果】以上のように、この発明の請求項１に係
るＩＣの入力回路は、外部回路から入力された外部信号
を所定のクロックに同期するパルス信号に形成して出力
する外部信号同期手段と、この外部信号同期手段の出力
側に接続され、この外部信号同期手段によって形成され
たパルス信号長が所定値以上のときに、このパルス信号
を出力側より出力する外部信号選択手段とを備えたた
め、外部信号が非同期であるがためのＩＣの誤動作を防
止するとともに、内部クロックよりも短い時間の外部信
号の入力を防止することにより、装置に加えられる振動
・衝撃等による外部信号の瞬断による影響を受けること
もなく信頼性の高い製品を得られ、且つ外付け回路を増
やす必要がないので、装置が安価にできるという効果を
奏する。
るＩＣの入力回路は、外部回路から入力された外部信号
を所定のクロックに同期するパルス信号に形成して出力
する外部信号同期手段と、この外部信号同期手段の出力
側に接続され、この外部信号同期手段によって形成され
たパルス信号長が所定値以上のときに、このパルス信号
を出力側より出力する外部信号選択手段とを備えたた
め、外部信号が非同期であるがためのＩＣの誤動作を防
止するとともに、内部クロックよりも短い時間の外部信
号の入力を防止することにより、装置に加えられる振動
・衝撃等による外部信号の瞬断による影響を受けること
もなく信頼性の高い製品を得られ、且つ外付け回路を増
やす必要がないので、装置が安価にできるという効果を
奏する。
【図１】この発明の実施例１を示すブロック図である。
【図２】実施例１における入力パルス制限回路のロジッ
ク図である。
ク図である。
【図３】図２に使用されている論理記号とその真理値表
である。
である。
【図４】入力パルス制限回路の動作を示すタイミングチ
ャートである。
ャートである。
【図５】入力パルス制限回路の動作を示すタイミングチ
ャートである。
ャートである。
【図６】入力パルス制限回路の動作を示すタイミングチ
ャートである。
ャートである。
【図７】従来のＩＣの入力回路の一例を示すブロック図
である。
である。
【図８】従来のＩＣの入力回路の他の一例を示すブロッ
ク図である。
ク図である。
【図９】図７の動作を示すタイミングチャートである。
２ ＩＣ １１ 入力パルス制限回路 １９ リセット付Ｄ−Ｆ／ＦＡ ２０ リセット付Ｄ−Ｆ／ＦＢ ２１ イクスクルーシブノア回路 ２２ アンド回路 ２３ リセット付Ｄ−Ｆ／ＦＣ ２４ リセット付Ｄ−Ｆ／ＦＤ ２５ ナンド回路 ２６ ノット回路 ２７ オア回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】この発明における従来例を図７、図８、
図９、図１０、図１１について説明する。図７、図８、
図１０は、従来のＩＣの入力回路の例を示すブロック
図、図９は、図７、図８の動作を示すタイミングチャー
ト、図１１は図１０の動作を示すタイミングチャートを
示すものである。図７において、１は外部からの作用を
機械的に検出して電気信号に変換するスイッチ、２はス
イッチ１に接続され、外部からの作用を変換した電気信
号を受けて動作するＩ７Ｃ、３はＩＣ２内に設けられて
その入力側にスイッチ１が接続され、外部信号として入
力される電気信号の立ち上がり及び立ち下がりに対し、
各々異なった所定のしきい値を有してＩＣ２の論理レベ
ルに変換するシュミットトリガ回路、４はＩＣ２内に設
けられてシュミットトリガ回路３の出力側に接続され、
シュミットトリガ回路３にて変換された信号を処理する
外部信号処理回路、５はスイッチ１の出力信号であるス
イッチ出力信号、６はシュミットトリガ回路３の出力信
号であるシュミット出力である。又、図８において、７
はスイッチ１と同等の機能をもち、外部からの作用を電
気的に検出するセンサであって、このセンサは電源Ｖcc
とアースＧ間に抵抗Ｒ１を介して接続されたフォトダイ
オード７ａと、電源ＶccとアースＧ間に抵抗Ｒ２を介し
て接続されたフォトトランジスタ７ｂとから構成され
る。８はセンサ７の出力信号でありスイッチ出力信号５
と同等であるセンサ出力信号を示す。そして図９におい
て、ＣＬＫ１はＩＣ２が動作するタイミングを作る内部
クロック、１０はＩＣ２の電源投入時及び電源電圧の低
下を検出してＩＣ２内部の動作を制御するリセット信号
である。図１０において、２８はシュミット出力６を入
力し、ある一定時間遅延されてＹ２８を出力する遅延回
路、２９はシュミット出力６と遅延回路２８の出力Ｙ２
８が入力されてＹ２９を出力するアンド回路、３０はア
ンド回路２９の出力Ｙ２９をデータとして入力するリセ
ット付きＤ形フリップフロップ回路（以下、リセット付
きＤ−Ｆ／Ｆと記す。）、３１はリセット付きＤ−Ｆ／
Ｆ３０のクロック信号を示す。このような回路は、例え
ば公開特許公報平成２年第３１０９７４号に示されたも
のが知られている。
図９、図１０、図１１について説明する。図７、図８、
図１０は、従来のＩＣの入力回路の例を示すブロック
図、図９は、図７、図８の動作を示すタイミングチャー
ト、図１１は図１０の動作を示すタイミングチャートを
示すものである。図７において、１は外部からの作用を
機械的に検出して電気信号に変換するスイッチ、２はス
イッチ１に接続され、外部からの作用を変換した電気信
号を受けて動作するＩ７Ｃ、３はＩＣ２内に設けられて
その入力側にスイッチ１が接続され、外部信号として入
力される電気信号の立ち上がり及び立ち下がりに対し、
各々異なった所定のしきい値を有してＩＣ２の論理レベ
ルに変換するシュミットトリガ回路、４はＩＣ２内に設
けられてシュミットトリガ回路３の出力側に接続され、
シュミットトリガ回路３にて変換された信号を処理する
外部信号処理回路、５はスイッチ１の出力信号であるス
イッチ出力信号、６はシュミットトリガ回路３の出力信
号であるシュミット出力である。又、図８において、７
はスイッチ１と同等の機能をもち、外部からの作用を電
気的に検出するセンサであって、このセンサは電源Ｖcc
とアースＧ間に抵抗Ｒ１を介して接続されたフォトダイ
オード７ａと、電源ＶccとアースＧ間に抵抗Ｒ２を介し
て接続されたフォトトランジスタ７ｂとから構成され
る。８はセンサ７の出力信号でありスイッチ出力信号５
と同等であるセンサ出力信号を示す。そして図９におい
て、ＣＬＫ１はＩＣ２が動作するタイミングを作る内部
クロック、１０はＩＣ２の電源投入時及び電源電圧の低
下を検出してＩＣ２内部の動作を制御するリセット信号
である。図１０において、２８はシュミット出力６を入
力し、ある一定時間遅延されてＹ２８を出力する遅延回
路、２９はシュミット出力６と遅延回路２８の出力Ｙ２
８が入力されてＹ２９を出力するアンド回路、３０はア
ンド回路２９の出力Ｙ２９をデータとして入力するリセ
ット付きＤ形フリップフロップ回路（以下、リセット付
きＤ−Ｆ／Ｆと記す。）、３１はリセット付きＤ−Ｆ／
Ｆ３０のクロック信号を示す。このような回路は、例え
ば公開特許公報平成２年第３１０９７４号に示されたも
のが知られている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】ところで、ＩＣ２が外部信号を処理する場
合、ＩＣ２の内部には、内部クロックＣＬＫ１あるいは
その分周出力の立ち上がりまたは立ち下がりのタイミン
グに同期して動作する回路と非同期の回路とが存在す
る。外部からの作用であるスイッチ１は、振動衝撃等の
環境下において振動した開閉を引き起こすことがあり、
この振動したスイッチ出力信号５を受けたシュミットト
リガ回路３は、スイッチ出力信号５がそのしきい値ＶＴ
Ｈ−またはＶＴＨ＋を超えた場合、その変化をシュミッ
ト出力６として出力する。ＩＣ２の外部信号処理回路４
の中に内部クロックＣＬＫ１に非同期の処理回路が含ま
れる場合は、その振動によるシュミット出力６の信号変
化を受けて動作して誤動作を生じる可能性がある。次に
図１０及び図１１の動作について説明する。ＩＣ２の電
源が投入されると、ＩＣ２の電源電圧検出回路は電源電
圧の立ち上がりを検出し、リセット信号１０が０から１
へ変化するとＩＣ２は初期状態の設定を終え、動作可能
な状態になり、内部信号の処理及び外部からの信号入力
待ちの状態となる。リセット信号１０は、リセット付き
Ｄ−Ｆ／Ｆ３０のＲに入力されているので、リセット信
号１０が０になると、出力Ｑ３０は０となり、他の信号
の入力待ちの状態になる。そのリセット信号１０が０の
ときから、スイッチ１が閉じているとスイッチ出力信号
５はシュミット入力３へ入力され、シュミット出力６と
して０を出力する。シュミット出力６は０であるので、
アンド回路２９の出力Ｙ２９は０となる。リセット付き
Ｄ−Ｆ／Ｆ３０のＤへ入力される出力Ｙ２９が０である
ので、リセット付きＤ−Ｆ／Ｆ３０のＣにクロック信号
３１の立ち上がりエッジが入力されても、出力Ｑ３０は
０のまま変化しない。この後、外部からの作用であるス
イッチ１は、振動衝撃等の環境下において振動して短時
間の開いた状態を引き起こすと、スイッチ出力信号５が
０Ｖから＋５Ｖへ立ち上がり、シュミット入力３のしき
い値ＶＴＨ＋を越えた時点でそのシュミット出力６を０
から１へ変化させる。その後、スイッチ１の開いた状態
が短時間なので、スイッチ出力信号５が＋５Ｖから０Ｖ
へ立ち下がり、シュミット入力３のしきい値ＶＴＨ−を
越えた時点でそのシュミット出力６を１から０へ変化さ
せ、０−１−０の時間Ｔ３のパルスがシュミット出力６
に発生する。このシュミット出力６のＴ３は、遅延回路
２８に入力され、遅延時間Ｔｄ後にパルス時間Ｔ４とし
て出力Ｙ２８に出力される。シュミット出力６と出力Ｙ
２８が入力されるアンド回路２９は、二つの入力が両方
とも１の時出力Ｙ２９を１とするので、Ｔ３の時間がＴ
ｄよりも短い（Ｔ３＜Ｔｄ）場合、Ｙ２９は０の状態を
保つ。出力Ｙ２９が０なので、リセット付きＤ−Ｆ／Ｆ
３０の出力Ｑ３０の信号も０のまま変化しない。また、
スイッチ１が閉じた状態から開いた状態に変化すると、
スイッチ出力信号５が０Ｖから＋５Ｖへ立ち上がり、シ
ュミット入力３のしきい値ＶＴＨ＋を越えた時点でその
シュミット出力６を０から１へ変化させる。このシュミ
ット出力６は、遅延回路２８に入力され、遅延時間Ｔｄ
後に出力Ｙ２８を０から１へ変化させる。アンド回路２
９は、二つの入力が両方とも１の時、つまりシュミット
出力６の０から１への信号の変化からＴｄ時間後に変化
する出力Ｙ２８の０から１の変化後に、アンド回路２９
の出力Ｙ２９を０から１へ変化させる。このＹ２９の信
号の変化後、クロック信号３１の立ち上がりエッジで出
力Ｑ３０は０から１へ変化し、スイッチ出力５は外部信
号処理装置４へ伝達される。次に、スイッチ１が開いた
状態にて、振動衝撃等の環境下において振動して短時間
の閉じた状態を引き起こすと、スイッチ出力信号５が＋
５Ｖから０Ｖへ立ち下がり、シュミット入力３のしきい
値ＶＴＨ−を越えた時点でそのシュミット出力６を１か
ら０へ変化させる。その後、スイッチ１の開いた状態が
短時間なので、スイッチ出力信号５が０Ｖから＋５Ｖへ
立ち上がり、シュミット入力３のしきい値ＶＴＨ＋を越
えた時点でそのシュミット出力６を０から１へ変化さ
せ、１−０−１の時間Ｔ５のパルスがシュミット出力６
に発生する。このシュミット出力６のＴ５は、遅延回路
２８に入力され、遅延時間Ｔｄ後にパルス時間Ｔ６とし
て出力Ｙ２８に出力される。シュミット出力６と出力Ｙ
２８が入力されるアンド回路２９は、二つの入力が両方
とも１の時出力Ｙ２９を１とするので、論理が０である
Ｔ５及びＴ６のパルスはそのままアンド回路２９の出力
Ｙ２９として出力される。出力Ｙ２９の論理が１から０
に変化したＴ５及びＴ６の時間の間に、クロック信号３
１の立ち上がりエッジが入力されると、リセット付きＤ
−Ｆ／Ｆ３０の出力Ｑ３０は１から０に変化する。Ｙ２
９が再び１に変化して、クロック信号３１の立ち上がり
エッジが入力されると、Ｑ３０は１に変化する。よって
スイッチ出力５のＴ５の瞬断は、Ｔ７及びＴ８として外
部信号処理装置に入力される。このように、スイッチ出
力５の論理が１の状態からの瞬断は、防止することが出
来ない。更に、スイッチ１が開いた状態、つまりスイッ
チ出力５の論理が１の状態にてリセット信号１０の論理
が０となりＴ９の時間の間ＩＣの初期状態の設定の動作
を行うと、リセット信号１０の１から０の変化に同期し
て、Ｑ３０は１から０へ変化する。ところがリセット付
きＤ−Ｆ／Ｆ３０の入力Ｄに入力されるＹ２９の論理は
１であるので、リセット信号１０の論理が０から１へ変
化した後の、クロック信号３１の最初の立ち上がりエッ
ジで、Ｑ３０の論理は０から１へ変化する。つまりＴ９
時間リセット信号１０が０となると、Ｔ１０時間だけＱ
３０は０となり、スイッチ１の状態と一致しない状態が
発生する。
合、ＩＣ２の内部には、内部クロックＣＬＫ１あるいは
その分周出力の立ち上がりまたは立ち下がりのタイミン
グに同期して動作する回路と非同期の回路とが存在す
る。外部からの作用であるスイッチ１は、振動衝撃等の
環境下において振動した開閉を引き起こすことがあり、
この振動したスイッチ出力信号５を受けたシュミットト
リガ回路３は、スイッチ出力信号５がそのしきい値ＶＴ
Ｈ−またはＶＴＨ＋を超えた場合、その変化をシュミッ
ト出力６として出力する。ＩＣ２の外部信号処理回路４
の中に内部クロックＣＬＫ１に非同期の処理回路が含ま
れる場合は、その振動によるシュミット出力６の信号変
化を受けて動作して誤動作を生じる可能性がある。次に
図１０及び図１１の動作について説明する。ＩＣ２の電
源が投入されると、ＩＣ２の電源電圧検出回路は電源電
圧の立ち上がりを検出し、リセット信号１０が０から１
へ変化するとＩＣ２は初期状態の設定を終え、動作可能
な状態になり、内部信号の処理及び外部からの信号入力
待ちの状態となる。リセット信号１０は、リセット付き
Ｄ−Ｆ／Ｆ３０のＲに入力されているので、リセット信
号１０が０になると、出力Ｑ３０は０となり、他の信号
の入力待ちの状態になる。そのリセット信号１０が０の
ときから、スイッチ１が閉じているとスイッチ出力信号
５はシュミット入力３へ入力され、シュミット出力６と
して０を出力する。シュミット出力６は０であるので、
アンド回路２９の出力Ｙ２９は０となる。リセット付き
Ｄ−Ｆ／Ｆ３０のＤへ入力される出力Ｙ２９が０である
ので、リセット付きＤ−Ｆ／Ｆ３０のＣにクロック信号
３１の立ち上がりエッジが入力されても、出力Ｑ３０は
０のまま変化しない。この後、外部からの作用であるス
イッチ１は、振動衝撃等の環境下において振動して短時
間の開いた状態を引き起こすと、スイッチ出力信号５が
０Ｖから＋５Ｖへ立ち上がり、シュミット入力３のしき
い値ＶＴＨ＋を越えた時点でそのシュミット出力６を０
から１へ変化させる。その後、スイッチ１の開いた状態
が短時間なので、スイッチ出力信号５が＋５Ｖから０Ｖ
へ立ち下がり、シュミット入力３のしきい値ＶＴＨ−を
越えた時点でそのシュミット出力６を１から０へ変化さ
せ、０−１−０の時間Ｔ３のパルスがシュミット出力６
に発生する。このシュミット出力６のＴ３は、遅延回路
２８に入力され、遅延時間Ｔｄ後にパルス時間Ｔ４とし
て出力Ｙ２８に出力される。シュミット出力６と出力Ｙ
２８が入力されるアンド回路２９は、二つの入力が両方
とも１の時出力Ｙ２９を１とするので、Ｔ３の時間がＴ
ｄよりも短い（Ｔ３＜Ｔｄ）場合、Ｙ２９は０の状態を
保つ。出力Ｙ２９が０なので、リセット付きＤ−Ｆ／Ｆ
３０の出力Ｑ３０の信号も０のまま変化しない。また、
スイッチ１が閉じた状態から開いた状態に変化すると、
スイッチ出力信号５が０Ｖから＋５Ｖへ立ち上がり、シ
ュミット入力３のしきい値ＶＴＨ＋を越えた時点でその
シュミット出力６を０から１へ変化させる。このシュミ
ット出力６は、遅延回路２８に入力され、遅延時間Ｔｄ
後に出力Ｙ２８を０から１へ変化させる。アンド回路２
９は、二つの入力が両方とも１の時、つまりシュミット
出力６の０から１への信号の変化からＴｄ時間後に変化
する出力Ｙ２８の０から１の変化後に、アンド回路２９
の出力Ｙ２９を０から１へ変化させる。このＹ２９の信
号の変化後、クロック信号３１の立ち上がりエッジで出
力Ｑ３０は０から１へ変化し、スイッチ出力５は外部信
号処理装置４へ伝達される。次に、スイッチ１が開いた
状態にて、振動衝撃等の環境下において振動して短時間
の閉じた状態を引き起こすと、スイッチ出力信号５が＋
５Ｖから０Ｖへ立ち下がり、シュミット入力３のしきい
値ＶＴＨ−を越えた時点でそのシュミット出力６を１か
ら０へ変化させる。その後、スイッチ１の開いた状態が
短時間なので、スイッチ出力信号５が０Ｖから＋５Ｖへ
立ち上がり、シュミット入力３のしきい値ＶＴＨ＋を越
えた時点でそのシュミット出力６を０から１へ変化さ
せ、１−０−１の時間Ｔ５のパルスがシュミット出力６
に発生する。このシュミット出力６のＴ５は、遅延回路
２８に入力され、遅延時間Ｔｄ後にパルス時間Ｔ６とし
て出力Ｙ２８に出力される。シュミット出力６と出力Ｙ
２８が入力されるアンド回路２９は、二つの入力が両方
とも１の時出力Ｙ２９を１とするので、論理が０である
Ｔ５及びＴ６のパルスはそのままアンド回路２９の出力
Ｙ２９として出力される。出力Ｙ２９の論理が１から０
に変化したＴ５及びＴ６の時間の間に、クロック信号３
１の立ち上がりエッジが入力されると、リセット付きＤ
−Ｆ／Ｆ３０の出力Ｑ３０は１から０に変化する。Ｙ２
９が再び１に変化して、クロック信号３１の立ち上がり
エッジが入力されると、Ｑ３０は１に変化する。よって
スイッチ出力５のＴ５の瞬断は、Ｔ７及びＴ８として外
部信号処理装置に入力される。このように、スイッチ出
力５の論理が１の状態からの瞬断は、防止することが出
来ない。更に、スイッチ１が開いた状態、つまりスイッ
チ出力５の論理が１の状態にてリセット信号１０の論理
が０となりＴ９の時間の間ＩＣの初期状態の設定の動作
を行うと、リセット信号１０の１から０の変化に同期し
て、Ｑ３０は１から０へ変化する。ところがリセット付
きＤ−Ｆ／Ｆ３０の入力Ｄに入力されるＹ２９の論理は
１であるので、リセット信号１０の論理が０から１へ変
化した後の、クロック信号３１の最初の立ち上がりエッ
ジで、Ｑ３０の論理は０から１へ変化する。つまりＴ９
時間リセット信号１０が０となると、Ｔ１０時間だけＱ
３０は０となり、スイッチ１の状態と一致しない状態が
発生する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【発明が解決しようとする課題】従来例の図７、図８、
図９では、ＩＣの入力回路は、以上のように構成され、
外部からの作用に対して内部クロックＣＬＫ１は非同期
であるため、外部からの作用と内部クロックＣＬＫ１と
のタイミングによっては入力パルス制限回路の動作時期
がずれることがある。又、入力パルス制限回路が内部ク
ロックＣＬＫ１に同期して動作している場合において
は、外部作用が内部クロックＣＬＫ１の周期より短い時
間で入力されるとその外部作用を受け付けることができ
なくなるという問題点があった。更に、ＩＣ２の回路の
うち、内部クロックＣＬＫ１に対して非同期の回路部分
だけが動作し、これが原因となって誤動作を生じる可能
性があり、信頼性の低い製品となるという問題点もあっ
た。更に、従来例の図１０、図１１では、スイッチ１が
開いた状態での振動及び衝撃による瞬間的な開閉による
外部信号処理装置４への信号の変化の伝達を防止するこ
とができない。また、リセット時の初期状態では、スイ
ッチ１の状態と一致しないことが発生する。これらは、
誤動作の原因となる可能性があり、信頼性の低い製品と
なるという問題点があった。
図９では、ＩＣの入力回路は、以上のように構成され、
外部からの作用に対して内部クロックＣＬＫ１は非同期
であるため、外部からの作用と内部クロックＣＬＫ１と
のタイミングによっては入力パルス制限回路の動作時期
がずれることがある。又、入力パルス制限回路が内部ク
ロックＣＬＫ１に同期して動作している場合において
は、外部作用が内部クロックＣＬＫ１の周期より短い時
間で入力されるとその外部作用を受け付けることができ
なくなるという問題点があった。更に、ＩＣ２の回路の
うち、内部クロックＣＬＫ１に対して非同期の回路部分
だけが動作し、これが原因となって誤動作を生じる可能
性があり、信頼性の低い製品となるという問題点もあっ
た。更に、従来例の図１０、図１１では、スイッチ１が
開いた状態での振動及び衝撃による瞬間的な開閉による
外部信号処理装置４への信号の変化の伝達を防止するこ
とができない。また、リセット時の初期状態では、スイ
ッチ１の状態と一致しないことが発生する。これらは、
誤動作の原因となる可能性があり、信頼性の低い製品と
なるという問題点があった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】一方、かかる誤動作を防止すべく、全ての
回路を内部クロックＣＬＫ１に同期させるか、又は内部
クロックＣＬＫ１の周期より短い時間の外部信号をＩＣ
２に入力させないようスイッチ１とシュミットトリガ回
路３間にＣＲを用いた積分回路を設けることが考えられ
るが、この場合は装置コストが高くなるという問題点が
あった。
回路を内部クロックＣＬＫ１に同期させるか、又は内部
クロックＣＬＫ１の周期より短い時間の外部信号をＩＣ
２に入力させないようスイッチ１とシュミットトリガ回
路３間にＣＲを用いた積分回路を設けることが考えられ
るが、この場合は装置コストが高くなるという問題点が
あった。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】図１０
【補正方法】追加
【補正内容】
【図１０】従来のＩＣの入力回路の他の一例を示すブロ
ック図である。
ック図である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】図１１
【補正方法】追加
【補正内容】
【図１１】図１０の動作を示すタイミングチャートであ
る。
る。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】追加
【補正内容】
【図１０】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】追加
【補正内容】
【図１１】
Claims (1)
- 【請求項１】 外部回路に接続され、この外部回路から
の信号をＩＣ内部に取り込むＩＣの入力回路において、 前記外部回路から入力された外部信号を所定のクロック
に同期するパルス信号に形成する外部信号同期手段と、 この外部信号同期手段の出力側に接続され、この外部信
号同期手段によって形成されたパルス信号長が所定値以
上のときに、前記パルス信号を出力側より出力する外部
信号選択手段と、 を備えたことを特徴とするＩＣの入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202074A JPH0653811A (ja) | 1992-07-29 | 1992-07-29 | Ｉｃの入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202074A JPH0653811A (ja) | 1992-07-29 | 1992-07-29 | Ｉｃの入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653811A true JPH0653811A (ja) | 1994-02-25 |
Family
ID=16451523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4202074A Pending JPH0653811A (ja) | 1992-07-29 | 1992-07-29 | Ｉｃの入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653811A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809558A (en) * | 1987-02-27 | 1989-03-07 | Itt Corporation | Method and apparatus for use with vortex flowmeters |
| US4836016A (en) * | 1985-08-10 | 1989-06-06 | Toyota Jidosha Kabushiki Kaisha | Method and apparatus for detecting abnormal state in pulse train generating sensor |
-
1992
- 1992-07-29 JP JP4202074A patent/JPH0653811A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4836016A (en) * | 1985-08-10 | 1989-06-06 | Toyota Jidosha Kabushiki Kaisha | Method and apparatus for detecting abnormal state in pulse train generating sensor |
| US4809558A (en) * | 1987-02-27 | 1989-03-07 | Itt Corporation | Method and apparatus for use with vortex flowmeters |
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