JPH10290148A - 位相比較回路 - Google Patents
位相比較回路Info
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- JPH10290148A JPH10290148A JP9111749A JP11174997A JPH10290148A JP H10290148 A JPH10290148 A JP H10290148A JP 9111749 A JP9111749 A JP 9111749A JP 11174997 A JP11174997 A JP 11174997A JP H10290148 A JPH10290148 A JP H10290148A
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- input
- trigger signal
- output
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 位相比較の対象である２つの信号が入力され
ている状態においてのみ動作し、しかも、２つの信号が
極めて接近しているような場合であっても確実に動作す
るようにする。 【解決手段】 第１のＤ型フリップフロップ１のクロッ
ク端子において、第１の入力パルス信号Ｓ1が立ち上が
ると、第１の負論理入力ＯＲ回路７からの出力信号ＳC
が論理値Ｈｉｇｈへ立ち上がり、第２のＤ型フリップフ
ロップ２のクロック端子において、第２の入力パルス信
号Ｓ2が立ち上がると、信号ＳCは論理値Ｌｏｗへ立ち下
がるようになっている。また、第１の入力パルス信号が
論理値Ｈｉｇｈへ立ち上がらない場合には、第１の負論
理入力ＯＲ回路７への入力が、論理値Ｌｏｗへ立ち下が
ることがないので、第２の入力パルス信号のみが入力さ
れても、信号ＳCが論理値Ｈｉｇｈへ立ち上がるような
ことがない。
ている状態においてのみ動作し、しかも、２つの信号が
極めて接近しているような場合であっても確実に動作す
るようにする。 【解決手段】 第１のＤ型フリップフロップ１のクロッ
ク端子において、第１の入力パルス信号Ｓ1が立ち上が
ると、第１の負論理入力ＯＲ回路７からの出力信号ＳC
が論理値Ｈｉｇｈへ立ち上がり、第２のＤ型フリップフ
ロップ２のクロック端子において、第２の入力パルス信
号Ｓ2が立ち上がると、信号ＳCは論理値Ｌｏｗへ立ち下
がるようになっている。また、第１の入力パルス信号が
論理値Ｈｉｇｈへ立ち上がらない場合には、第１の負論
理入力ＯＲ回路７への入力が、論理値Ｌｏｗへ立ち下が
ることがないので、第２の入力パルス信号のみが入力さ
れても、信号ＳCが論理値Ｈｉｇｈへ立ち上がるような
ことがない。
Description
【０００１】
【発明の属する技術分野】本発明は、２つの信号の位相
比較を行うための位相比較回路に係り、特に、２つの繰
り返し信号の位相比較回路における動作の確実性、安定
性の向上を図ったものに関する。
比較を行うための位相比較回路に係り、特に、２つの繰
り返し信号の位相比較回路における動作の確実性、安定
性の向上を図ったものに関する。
【０００２】
【従来の技術】従来、この種の回路としては、例えば、
特開平８−２８８８３７号公報に示されたようなものが
ある。すなわち、この公報には、位相比較の対象となる
第１のパルス信号の立ち上がりに同期して、出力が交互
にセットされるように構成された２つのフリップフロッ
プを設けると共に、位相比較の対象となる第２のパルス
信号の立ち上がりに同期して、セット信号が入力されて
いない状態にある２つのフリップフロップの何れかをリ
セットするようにし、さらに、これら２つのフリップフ
ロップの論理積を出力する論理積回路を設けて、２つの
パルス信号が近接した場合にあっても、確実に位相比較
ができるようにしたものが開示されている。
特開平８−２８８８３７号公報に示されたようなものが
ある。すなわち、この公報には、位相比較の対象となる
第１のパルス信号の立ち上がりに同期して、出力が交互
にセットされるように構成された２つのフリップフロッ
プを設けると共に、位相比較の対象となる第２のパルス
信号の立ち上がりに同期して、セット信号が入力されて
いない状態にある２つのフリップフロップの何れかをリ
セットするようにし、さらに、これら２つのフリップフ
ロップの論理積を出力する論理積回路を設けて、２つの
パルス信号が近接した場合にあっても、確実に位相比較
ができるようにしたものが開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来回路であっても、如何なる場合でも安定、確実な動作
が確保されるものではなく、特定の入力状態において
は、本来出力されるべきでない出力状態となるという欠
点がある。すなわち、第１のパルス信号が何らかの原因
により入力されなくなり、第２のパルス信号のみが入力
された際、本来、出力はＬｏｗレベルの状態となるべき
ところ、第２のパルス信号の立ち上がりに同期して、２
つのフリップフロップの出力がＨｉｇｈとなるために、
最終段の出力もＨｉｇｈとなってしまうという問題があ
った。
来回路であっても、如何なる場合でも安定、確実な動作
が確保されるものではなく、特定の入力状態において
は、本来出力されるべきでない出力状態となるという欠
点がある。すなわち、第１のパルス信号が何らかの原因
により入力されなくなり、第２のパルス信号のみが入力
された際、本来、出力はＬｏｗレベルの状態となるべき
ところ、第２のパルス信号の立ち上がりに同期して、２
つのフリップフロップの出力がＨｉｇｈとなるために、
最終段の出力もＨｉｇｈとなってしまうという問題があ
った。
【０００４】本発明は、上記実状に鑑みてなされたもの
で、位相比較の対象である２つの信号が入力されている
状態においてのみ動作し、しかも、２つの信号が極めて
接近しているような場合等、微妙な入力状態にあっても
確実に位相比較ができる信頼性の高い位相比較回路を提
供するものである。本発明の他の目的は、簡易な回路構
成で、位相比較の対象となる２つの信号のタイミングが
微妙な場合にあっても、確実に動作する信頼性の高い位
相比較回路を提供することにある。
で、位相比較の対象である２つの信号が入力されている
状態においてのみ動作し、しかも、２つの信号が極めて
接近しているような場合等、微妙な入力状態にあっても
確実に位相比較ができる信頼性の高い位相比較回路を提
供するものである。本発明の他の目的は、簡易な回路構
成で、位相比較の対象となる２つの信号のタイミングが
微妙な場合にあっても、確実に動作する信頼性の高い位
相比較回路を提供することにある。
【０００５】
【課題を解決するための手段】請求項１記載の発明に係
る位相比較回路は、第１の入力信号のエッジに同期して
所定の第１のトリガ信号を出力すると共に、第２の入力
信号のエッジに同期して所定の第２のトリガ信号を出力
するトリガ信号発生手段と、前記トリガ信号発生手段か
らの第１のトリガ信号のエッジに同期して所定のレベル
へ立ち上がる一方、前記第２のトリガ信号のエッジに同
期して所定のレベルへ立ち下がる信号を出力する位相差
信号発生手段と、を具備してなるものである。
る位相比較回路は、第１の入力信号のエッジに同期して
所定の第１のトリガ信号を出力すると共に、第２の入力
信号のエッジに同期して所定の第２のトリガ信号を出力
するトリガ信号発生手段と、前記トリガ信号発生手段か
らの第１のトリガ信号のエッジに同期して所定のレベル
へ立ち上がる一方、前記第２のトリガ信号のエッジに同
期して所定のレベルへ立ち下がる信号を出力する位相差
信号発生手段と、を具備してなるものである。
【０００６】かかる構成においては、位相差信号発生手
段は、第１の入力信号に同期した第１のトリガ信号のエ
ッジが検出されたときにのみ出力を所定のレベルへ立ち
上げるものであるため、従来と異なり、第１の入力信号
がない場合には、出力信号は、所定のレベルに立ち上が
ることがなく、不必要な信号が出力されるようなことと
がない信頼性の高い位相比較回路が提供されることとな
るものである。
段は、第１の入力信号に同期した第１のトリガ信号のエ
ッジが検出されたときにのみ出力を所定のレベルへ立ち
上げるものであるため、従来と異なり、第１の入力信号
がない場合には、出力信号は、所定のレベルに立ち上が
ることがなく、不必要な信号が出力されるようなことと
がない信頼性の高い位相比較回路が提供されることとな
るものである。
【０００７】特に、上記構成において、トリガ信号発生
手段は、第１の入力信号のエッジに同期して所定の信号
を出力する一方、外部からのクリア信号によって、当該
出力信号を初期状態とする第１のトリガ信号発生手段
と、第２の入力信号のエッジに同期して所定の信号を出
力する一方、外部からのクリア信号によって、当該出力
信号を初期状態とする第２のトリガ信号発生手段と、前
記第１及び第２のトリガ信号発生手段の各出力信号を入
力信号とし、前記第１のトリガ信号発生手段からの所定
の出力信号のエッジに同期して所定レベルへ変化する一
方、前記第１及び第２のトリガ信号発生手段の出力が初
期状態となったときに前記所定レベルへ変化する以前の
レベルへ変化する第１のトリガ信号と、前記第２のトリ
ガ信号発生手段からの所定の出力信号のエッジに同期し
て所定レベルへ変化する一方、前記第１及び第２のトリ
ガ信号発生手段の出力が初期状態となったときに前記所
定レベルへ変化する以前のレベルへ変化する第２のトリ
ガ信号と、をそれぞれ出力すると共に、前記第１のトリ
ガ信号を前記第１のトリガ信号発生手段のクリア信号と
して当該第１のトリガ信号発生手段へ、前記第２のトリ
ガ信号を前記第２のトリガ信号発生手段のクリア信号と
して当該第２のトリガ信号発生手段へ、それぞれ入力す
るように構成されてなる信号出力手段と、を具備してな
るものが好適である。
手段は、第１の入力信号のエッジに同期して所定の信号
を出力する一方、外部からのクリア信号によって、当該
出力信号を初期状態とする第１のトリガ信号発生手段
と、第２の入力信号のエッジに同期して所定の信号を出
力する一方、外部からのクリア信号によって、当該出力
信号を初期状態とする第２のトリガ信号発生手段と、前
記第１及び第２のトリガ信号発生手段の各出力信号を入
力信号とし、前記第１のトリガ信号発生手段からの所定
の出力信号のエッジに同期して所定レベルへ変化する一
方、前記第１及び第２のトリガ信号発生手段の出力が初
期状態となったときに前記所定レベルへ変化する以前の
レベルへ変化する第１のトリガ信号と、前記第２のトリ
ガ信号発生手段からの所定の出力信号のエッジに同期し
て所定レベルへ変化する一方、前記第１及び第２のトリ
ガ信号発生手段の出力が初期状態となったときに前記所
定レベルへ変化する以前のレベルへ変化する第２のトリ
ガ信号と、をそれぞれ出力すると共に、前記第１のトリ
ガ信号を前記第１のトリガ信号発生手段のクリア信号と
して当該第１のトリガ信号発生手段へ、前記第２のトリ
ガ信号を前記第２のトリガ信号発生手段のクリア信号と
して当該第２のトリガ信号発生手段へ、それぞれ入力す
るように構成されてなる信号出力手段と、を具備してな
るものが好適である。
【０００８】かかる構成においては、位相差信号発生手
段の入力信号に適した所定のパルス幅を有する第１及び
第２のトリガ信号を得ることができることとなる。より
具体的には、例えば、第１のトリガ信号発生手段は、第
１の入力信号の立ち上がりに同期して論理値Ｈｉｇｈの
信号を出力する一方、外部からのクリア信号によって出
力信号を論理値Ｌｏｗの状態とするものであり、第２の
トリガ信号発生手段は、第２の入力信号の立ち上がりに
同期して論理値Ｈｉｇｈの信号を出力する一方、外部か
らのクリア信号によって出力信号を論理値Ｌｏｗの状態
とするものであり、信号出力手段は、前記第１のトリガ
信号発生手段の出力信号の論理値Ｈｉｇｈへの立ち上が
りによって論理値Ｌｏｗへ立ち下がり、かつ、前記第１
のトリガ信号発生手段の出力信号の論理値Ｌｏｗへの立
ち上がりによって論理値Ｈｉｇｈへ立ち上がる第１のト
リガ信号を出力する一方、前記第２のトリガ信号発生手
段の出力信号の論理値Ｈｉｇｈへの立ち上がりによって
論理値Ｌｏｗへ立ち下がり、かつ、前記第２のトリガ信
号発生手段の出力信号の論理値Ｌｏｗへの立ち下がりに
よって論理値Ｈｉｇｈへ立ち上がる第２のトリガ信号を
出力するものであり、位相差信号発生手段は、前記第１
のトリガ信号の論理値Ｌｏｗへの立ち下がりによって論
理値Ｈｉｇｈへ立ち上がり、前記第２のトリガ信号の論
理値Ｌｏｗへの立ち上がりによって論理値Ｌｏｗへ立ち
下がる信号を出力するものが好適である。
段の入力信号に適した所定のパルス幅を有する第１及び
第２のトリガ信号を得ることができることとなる。より
具体的には、例えば、第１のトリガ信号発生手段は、第
１の入力信号の立ち上がりに同期して論理値Ｈｉｇｈの
信号を出力する一方、外部からのクリア信号によって出
力信号を論理値Ｌｏｗの状態とするものであり、第２の
トリガ信号発生手段は、第２の入力信号の立ち上がりに
同期して論理値Ｈｉｇｈの信号を出力する一方、外部か
らのクリア信号によって出力信号を論理値Ｌｏｗの状態
とするものであり、信号出力手段は、前記第１のトリガ
信号発生手段の出力信号の論理値Ｈｉｇｈへの立ち上が
りによって論理値Ｌｏｗへ立ち下がり、かつ、前記第１
のトリガ信号発生手段の出力信号の論理値Ｌｏｗへの立
ち上がりによって論理値Ｈｉｇｈへ立ち上がる第１のト
リガ信号を出力する一方、前記第２のトリガ信号発生手
段の出力信号の論理値Ｈｉｇｈへの立ち上がりによって
論理値Ｌｏｗへ立ち下がり、かつ、前記第２のトリガ信
号発生手段の出力信号の論理値Ｌｏｗへの立ち下がりに
よって論理値Ｈｉｇｈへ立ち上がる第２のトリガ信号を
出力するものであり、位相差信号発生手段は、前記第１
のトリガ信号の論理値Ｌｏｗへの立ち下がりによって論
理値Ｈｉｇｈへ立ち上がり、前記第２のトリガ信号の論
理値Ｌｏｗへの立ち上がりによって論理値Ｌｏｗへ立ち
下がる信号を出力するものが好適である。
【０００９】かかる構成においては、第１の入力信号に
同期したいわゆる負論理パルスが位相差信号発生手段に
入力されると論理値Ｈｉｇｈへ立ち上がり、第２の入力
信号が第２のトリガ信号発生手段に入力されることによ
り、論理値Ｌｏｗへ立ち下がる位相差信号としての信号
が位相差信号発生手段により出力されることとなり、第
１の入力信号が入力されないような異常状態にあって
は、位相差信号発生手段には、第１のトリガ信号が入力
されないため、位相差信号発生手段の出力が、第２のト
リガ信号のみによって論理値Ｈｉｇｈへ立ち上がるよう
な従来回路のようなことがなく、信頼性の高い位相比較
回路が提供されることとなる。
同期したいわゆる負論理パルスが位相差信号発生手段に
入力されると論理値Ｈｉｇｈへ立ち上がり、第２の入力
信号が第２のトリガ信号発生手段に入力されることによ
り、論理値Ｌｏｗへ立ち下がる位相差信号としての信号
が位相差信号発生手段により出力されることとなり、第
１の入力信号が入力されないような異常状態にあって
は、位相差信号発生手段には、第１のトリガ信号が入力
されないため、位相差信号発生手段の出力が、第２のト
リガ信号のみによって論理値Ｈｉｇｈへ立ち上がるよう
な従来回路のようなことがなく、信頼性の高い位相比較
回路が提供されることとなる。
【００１０】さらに、上記構成において、具体的には、
例えば、第１のトリガ信号発生手段は、信号入力端子に
所定の正電圧が常時印加され、クロック入力端子に第１
の入力信号が、負論理入力のクリア端子に第１のトリガ
信号が、それぞれ入力されるよう構成されてなる第１の
Ｄ型フリップフロップであり、第２のトリガ信号発生手
段は、信号入力端子に所定の正電圧が常時印加され、ク
ロック入力端子に第２の入力信号が、負論理入力のクリ
ア端子に第２のトリガ信号が、それぞれ入力されるよう
構成されてなる第２のＤ型フリップフロップであるもの
が好適である。また、この場合、信号出力手段は、それ
ぞれ２入力の第１及び第２のＮＡＮＤ回路を具備してな
り、前記第１のＮＡＮＤ回路の一方の入力端子は第１の
Ｄ型フリップフロップの出力端子へ、他方の入力端子は
前記第２のＮＡＮＤ回路の出力端子へ、当該第１のＮＡ
ＮＤ回路の出力端子は前記第１のＤ型フリップフロップ
のクリア端子、前記第２のＮＡＮＤ回路の他方の入力端
子及び位相差信号発生手段へ、それぞれ接続される一
方、前記第２のＮＡＮＤ回路の一方の入力端子は第２の
Ｄ型フリップフロップの出力端子へ、当該第２のＮＡＮ
Ｄ回路の出力端子は前記第２のＤ型フリップフロップの
クリア端子及び位相差信号発生手段へ、それぞれ接続さ
れてなるものが好適である。そして、位相差信号発生手
段は、それぞれ２入力の第１及び第２の負論理入力ＯＲ
回路を具備してなり、前記第１の負論理入力ＯＲ回路の
一方の入力端子は第１のＮＡＮＤ回路の出力端子へ、他
方の入力端子は第２の負論理入力ＯＲ回路の出力端子
へ、当該第１の負論理入力ＯＲ回路の出力端子は、第２
の負論理入力ＯＲ回路の他方の入力端子へ、それぞれ接
続される一方、前記第２の負論理入力ＯＲ回路の一方の
入力端子は第２のＮＡＮＤ回路の出力端子へ接続され、
前記第１の負論理入力ＯＲ回路の出力端子から、第１及
び第２の入力信号の位相差に対応する信号が出力される
よう構成されてなるものが好適である。
例えば、第１のトリガ信号発生手段は、信号入力端子に
所定の正電圧が常時印加され、クロック入力端子に第１
の入力信号が、負論理入力のクリア端子に第１のトリガ
信号が、それぞれ入力されるよう構成されてなる第１の
Ｄ型フリップフロップであり、第２のトリガ信号発生手
段は、信号入力端子に所定の正電圧が常時印加され、ク
ロック入力端子に第２の入力信号が、負論理入力のクリ
ア端子に第２のトリガ信号が、それぞれ入力されるよう
構成されてなる第２のＤ型フリップフロップであるもの
が好適である。また、この場合、信号出力手段は、それ
ぞれ２入力の第１及び第２のＮＡＮＤ回路を具備してな
り、前記第１のＮＡＮＤ回路の一方の入力端子は第１の
Ｄ型フリップフロップの出力端子へ、他方の入力端子は
前記第２のＮＡＮＤ回路の出力端子へ、当該第１のＮＡ
ＮＤ回路の出力端子は前記第１のＤ型フリップフロップ
のクリア端子、前記第２のＮＡＮＤ回路の他方の入力端
子及び位相差信号発生手段へ、それぞれ接続される一
方、前記第２のＮＡＮＤ回路の一方の入力端子は第２の
Ｄ型フリップフロップの出力端子へ、当該第２のＮＡＮ
Ｄ回路の出力端子は前記第２のＤ型フリップフロップの
クリア端子及び位相差信号発生手段へ、それぞれ接続さ
れてなるものが好適である。そして、位相差信号発生手
段は、それぞれ２入力の第１及び第２の負論理入力ＯＲ
回路を具備してなり、前記第１の負論理入力ＯＲ回路の
一方の入力端子は第１のＮＡＮＤ回路の出力端子へ、他
方の入力端子は第２の負論理入力ＯＲ回路の出力端子
へ、当該第１の負論理入力ＯＲ回路の出力端子は、第２
の負論理入力ＯＲ回路の他方の入力端子へ、それぞれ接
続される一方、前記第２の負論理入力ＯＲ回路の一方の
入力端子は第２のＮＡＮＤ回路の出力端子へ接続され、
前記第１の負論理入力ＯＲ回路の出力端子から、第１及
び第２の入力信号の位相差に対応する信号が出力される
よう構成されてなるものが好適である。
【００１１】かかる構成においては、特に、第１及び第
２の入力信号が競合するような入力状態であっても、第
１及び第２のＤ型フリップフロップ並びに第１及び第２
のＮＡＮＤ回路のそれぞれの動作状態によって、第１の
トリガ信号または第２のトリガ信号のいずれかが先行す
ることとなる。したがって、第１のトリガ信号が先行す
れば、通常の動作同様に第１の負論理入力ＯＲ回路から
第１及び第２の入力信号の位相差に対応するパルス幅を
有する信号が出力され、第２のトリガ信号が先行する場
合には、第１の負論理入力ＯＲ回路の出力は、論理値Ｌ
ｏｗのままとなり、第１及び第２の入力信号が微妙なタ
イミングであっても、誤った信号が出力されることがな
いようになっている。
２の入力信号が競合するような入力状態であっても、第
１及び第２のＤ型フリップフロップ並びに第１及び第２
のＮＡＮＤ回路のそれぞれの動作状態によって、第１の
トリガ信号または第２のトリガ信号のいずれかが先行す
ることとなる。したがって、第１のトリガ信号が先行す
れば、通常の動作同様に第１の負論理入力ＯＲ回路から
第１及び第２の入力信号の位相差に対応するパルス幅を
有する信号が出力され、第２のトリガ信号が先行する場
合には、第１の負論理入力ＯＲ回路の出力は、論理値Ｌ
ｏｗのままとなり、第１及び第２の入力信号が微妙なタ
イミングであっても、誤った信号が出力されることがな
いようになっている。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１及び図２を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、回路構成について図１を参照しつ
つ説明することとする。この発明の実施の形態における
位相比較回路は、２つのＤ型フリップフロップ１，２
と、２つのＲＳフリップフロップ３，４とを具備してな
るものである。第１のＤ型フリップフロップ１と第２の
Ｄ型フリップフロップ２は、そのＤ入力端子（図１にお
いては「Ｄ」と表記された箇所）には共に、論理値Ｈｉ
ｇｈに対応する所定の正電圧が常時印加されるようにな
っており、また、第１のＤ型フリップフロップ１のクロ
ック入力端子（図１においては「ＣＬＫ」と表記された
箇所）には、位相比較の対象となる第１の入力パルス信
号が、第２のＤ型フリップフロップ２のクロック入力端
子には、第１の入力パルス信号と位相比較される第２の
入力パルス信号が、それぞれ入力されるようになってい
る。
て、図１及び図２を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、回路構成について図１を参照しつ
つ説明することとする。この発明の実施の形態における
位相比較回路は、２つのＤ型フリップフロップ１，２
と、２つのＲＳフリップフロップ３，４とを具備してな
るものである。第１のＤ型フリップフロップ１と第２の
Ｄ型フリップフロップ２は、そのＤ入力端子（図１にお
いては「Ｄ」と表記された箇所）には共に、論理値Ｈｉ
ｇｈに対応する所定の正電圧が常時印加されるようにな
っており、また、第１のＤ型フリップフロップ１のクロ
ック入力端子（図１においては「ＣＬＫ」と表記された
箇所）には、位相比較の対象となる第１の入力パルス信
号が、第２のＤ型フリップフロップ２のクロック入力端
子には、第１の入力パルス信号と位相比較される第２の
入力パルス信号が、それぞれ入力されるようになってい
る。
【００１３】そして、第１のＤ型フリップフロップ１の
Ｑ出力端子（図１においては「Ｑ」と表記された箇所）
は、後述する第１のＲＳフリップフロップ３を構成する
第１のＮＡＮＤ回路５の一方の入力端子に、また、負論
理入力のクリア端子（図１においては「ＣＬＲ」と表記
された箇所）は、第１のＲＳフリップフロップ３を構成
する第１のＮＡＮＤ回路５の出力端子に、それぞれ接続
されている。一方、第２のＤ型フリップフロップ２のＱ
出力端子は、第１のＲＳフリップフロップ３を構成する
第２のＮＡＮＤ回路６の一方の入力端子に、また、負論
理入力のクリア端子は、第２のＮＡＮＤ回路６の出力端
子に、それぞれ接続されている。
Ｑ出力端子（図１においては「Ｑ」と表記された箇所）
は、後述する第１のＲＳフリップフロップ３を構成する
第１のＮＡＮＤ回路５の一方の入力端子に、また、負論
理入力のクリア端子（図１においては「ＣＬＲ」と表記
された箇所）は、第１のＲＳフリップフロップ３を構成
する第１のＮＡＮＤ回路５の出力端子に、それぞれ接続
されている。一方、第２のＤ型フリップフロップ２のＱ
出力端子は、第１のＲＳフリップフロップ３を構成する
第２のＮＡＮＤ回路６の一方の入力端子に、また、負論
理入力のクリア端子は、第２のＮＡＮＤ回路６の出力端
子に、それぞれ接続されている。
【００１４】第１のＲＳフリップフロップ３は、第１及
び第２のＮＡＮＤ回路５，６を用いてなる公知・周知の
構成を有したものとなっている。すなわち、第１のＮＡ
ＮＤ回路５の他方の入力端子と第２のＮＡＮＤ回路６の
出力端子とが、また、第２のＮＡＮＤ回路６の他方の入
力端子と第１のＮＡＮＤ回路５の出力端子とが、それぞ
れ接続されている。第１のＮＡＮＤ回路５の一方の入力
端子には、先に述べたように第１のＤ型フリップフロッ
プ１のＱ出力信号が、第２のＮＡＮＤ回路６の一方の入
力端子には、先に述べたように第２のＤ型フリップフロ
ップ２のＱ出力信号が、それぞれ印加されるようになっ
ている。そして、第１のＮＡＮＤ回路５の出力端子は、
次述する第２のＲＳフリップフロップ４を構成する第１
の負論理入力ＯＲ回路７の一方の入力端子へ、第２のＮ
ＡＮＤ回路６の出力端子は、第２のＲＳフリップフロッ
プ４を構成する第２の負論理入力ＯＲ回路８の一方の入
力端子へ、それぞれ接続されている。
び第２のＮＡＮＤ回路５，６を用いてなる公知・周知の
構成を有したものとなっている。すなわち、第１のＮＡ
ＮＤ回路５の他方の入力端子と第２のＮＡＮＤ回路６の
出力端子とが、また、第２のＮＡＮＤ回路６の他方の入
力端子と第１のＮＡＮＤ回路５の出力端子とが、それぞ
れ接続されている。第１のＮＡＮＤ回路５の一方の入力
端子には、先に述べたように第１のＤ型フリップフロッ
プ１のＱ出力信号が、第２のＮＡＮＤ回路６の一方の入
力端子には、先に述べたように第２のＤ型フリップフロ
ップ２のＱ出力信号が、それぞれ印加されるようになっ
ている。そして、第１のＮＡＮＤ回路５の出力端子は、
次述する第２のＲＳフリップフロップ４を構成する第１
の負論理入力ＯＲ回路７の一方の入力端子へ、第２のＮ
ＡＮＤ回路６の出力端子は、第２のＲＳフリップフロッ
プ４を構成する第２の負論理入力ＯＲ回路８の一方の入
力端子へ、それぞれ接続されている。
【００１５】第２のＲＳフリップフロップ４は、負論理
入力のＯＲ回路である第１及び第２の負論理入力ＯＲ回
路７，８を用いて、公知・周知の構成を有してなるもの
である。すなわち、第１の負論理入力ＯＲ回路７の他方
の入力端子と第２の負論理入力ＯＲ回路８の出力端子と
が、また、第２の負論理入力ＯＲ回路８の他方の入力端
子と第１の負論理入力ＯＲ回路７の出力端子とが、それ
ぞれ接続されており、第１の負論理入力ＯＲ回路７の一
方の入力端子には、先に述べたように第１のＮＡＮＤ回
路５の出力信号が、第２の負論理入力ＯＲ回路８の一方
の入力端子には、先に述べたように第２のＮＡＮＤ回路
６の出力信号が、それぞれ印加されるようになってい
る。そして、第１の負論理入力ＯＲ回路７からは、位相
比較回路の出力信号としての信号が出力されるようにな
っている。
入力のＯＲ回路である第１及び第２の負論理入力ＯＲ回
路７，８を用いて、公知・周知の構成を有してなるもの
である。すなわち、第１の負論理入力ＯＲ回路７の他方
の入力端子と第２の負論理入力ＯＲ回路８の出力端子と
が、また、第２の負論理入力ＯＲ回路８の他方の入力端
子と第１の負論理入力ＯＲ回路７の出力端子とが、それ
ぞれ接続されており、第１の負論理入力ＯＲ回路７の一
方の入力端子には、先に述べたように第１のＮＡＮＤ回
路５の出力信号が、第２の負論理入力ＯＲ回路８の一方
の入力端子には、先に述べたように第２のＮＡＮＤ回路
６の出力信号が、それぞれ印加されるようになってい
る。そして、第１の負論理入力ＯＲ回路７からは、位相
比較回路の出力信号としての信号が出力されるようにな
っている。
【００１６】次に、上記構成における動作について、図
２を参照しつつ説明する。なお、以下の説明において
は、説明の便宜上、第１のＤ型フリップフロップ１のク
ロック入力端子に入力される第１の入力パルス信号をＳ
1と、第２のＤ型フリップフロップ２のクロック入力端
子に入力される第２の入力パルス信号をＳ2と、第１の
Ｄ型フリップフロップ１のＱ出力端子に出力される信号
をＳ11と、第２のＤ型フリップフロップ２のＱ出力端子
に出力される信号をＳ21と、第１のＮＡＮＤ回路５から
出力される信号をＳ12と、第２のＮＡＮＤ回路６から出
力される信号をＳ22と、第１の負論理入力ＯＲ回路７か
ら出力される信号をＳCと、それぞれ表すこととする。
２を参照しつつ説明する。なお、以下の説明において
は、説明の便宜上、第１のＤ型フリップフロップ１のク
ロック入力端子に入力される第１の入力パルス信号をＳ
1と、第２のＤ型フリップフロップ２のクロック入力端
子に入力される第２の入力パルス信号をＳ2と、第１の
Ｄ型フリップフロップ１のＱ出力端子に出力される信号
をＳ11と、第２のＤ型フリップフロップ２のＱ出力端子
に出力される信号をＳ21と、第１のＮＡＮＤ回路５から
出力される信号をＳ12と、第２のＮＡＮＤ回路６から出
力される信号をＳ22と、第１の負論理入力ＯＲ回路７か
ら出力される信号をＳCと、それぞれ表すこととする。
【００１７】まず、信号Ｓ1，Ｓ2の位相差が比較的大き
い場合、すなわち、例えば、図２に示されたタイミング
図においては、大凡時刻ｔ1乃至ｔ8付近までの間におけ
る信号Ｓ1，Ｓ2間の位相差が生じているような場合の動
作について説明すれば次のようになる。例えば、時刻ｔ
1において、信号Ｓ1が論理値Ｌｏｗの状態から論理値Ｈ
ｉｇｈの状態へ立ち上がると（図２（ａ）参照）、その
立ち上がりにより第１のＤ型フリップフロップ１は、Ｄ
入力端子の論理値Ｈｉｇｈの信号を読み込んで、Ｑ出力
端子から出力することにより、信号Ｓ11が信号Ｓ1の立
ち上がりに同期して論理値Ｌｏｗの状態から論理理Ｈｉ
ｇｈの状態へ立ち上がることとなる（図２（ｃ）参
照）。この信号Ｓ11の変化に対応して、第１のＲＳフリ
ップフロップ３の第１のＮＡＮＤ回路５の出力信号Ｓ12
は、論理値Ｈｉｇｈの状態から論理値Ｌｏｗの状態へ立
ち下がることとなる（図２（ｅ）参照）。この信号Ｓ12
の論理理Ｌｏｗへの立ち下がりは、第２のＮＡＮＤ回路
６の一方の入力端子及び第１の負論理入力ＯＲ回路７の
一方の入力端子へ、それぞれ入力されることとなり、第
２のＮＡＮＤ回路６の出力信号Ｓ22は、それまでの論理
値Ｈｉｇｈ状態から変化することはないが（図２（ｆ）
参照）、第２のＲＳフリップフロップ４においては、信
号Ｓ12の論理値Ｌｏｗへの立ち下がりにより、出力信号
ＳCは論理値Ｌｏｗの状態から論理値Ｈｉｇｈへと変化
することとなる（図２（ｇ）参照）。
い場合、すなわち、例えば、図２に示されたタイミング
図においては、大凡時刻ｔ1乃至ｔ8付近までの間におけ
る信号Ｓ1，Ｓ2間の位相差が生じているような場合の動
作について説明すれば次のようになる。例えば、時刻ｔ
1において、信号Ｓ1が論理値Ｌｏｗの状態から論理値Ｈ
ｉｇｈの状態へ立ち上がると（図２（ａ）参照）、その
立ち上がりにより第１のＤ型フリップフロップ１は、Ｄ
入力端子の論理値Ｈｉｇｈの信号を読み込んで、Ｑ出力
端子から出力することにより、信号Ｓ11が信号Ｓ1の立
ち上がりに同期して論理値Ｌｏｗの状態から論理理Ｈｉ
ｇｈの状態へ立ち上がることとなる（図２（ｃ）参
照）。この信号Ｓ11の変化に対応して、第１のＲＳフリ
ップフロップ３の第１のＮＡＮＤ回路５の出力信号Ｓ12
は、論理値Ｈｉｇｈの状態から論理値Ｌｏｗの状態へ立
ち下がることとなる（図２（ｅ）参照）。この信号Ｓ12
の論理理Ｌｏｗへの立ち下がりは、第２のＮＡＮＤ回路
６の一方の入力端子及び第１の負論理入力ＯＲ回路７の
一方の入力端子へ、それぞれ入力されることとなり、第
２のＮＡＮＤ回路６の出力信号Ｓ22は、それまでの論理
値Ｈｉｇｈ状態から変化することはないが（図２（ｆ）
参照）、第２のＲＳフリップフロップ４においては、信
号Ｓ12の論理値Ｌｏｗへの立ち下がりにより、出力信号
ＳCは論理値Ｌｏｗの状態から論理値Ｈｉｇｈへと変化
することとなる（図２（ｇ）参照）。
【００１８】一方、先の信号Ｓ12の論理値Ｈｉｇｈから
論理値Ｌｏｗへの変化は、第１のＤ型フリップフロップ
１のクリア端子へも入力される結果、この第１のＤ型フ
リップフロップ１がいわゆるクリア状態とされることか
ら、信号Ｓ11は先の論理値Ｌｏｗから論理値Ｈｉｇｈへ
の立ち上がりの時から所定時間経過した時点で論理値Ｌ
ｏｗへ再度立ち下がることとなる（図２（ｃ）参照）。
ここで、所定時間は、大凡第１のＮＡＮＤ回路５及び第
１のＤ型フリップフロップ１における信号伝達に要する
時間、換言すればいわゆる素子遅延時間に大凡対応する
時間である。したがって、第１のＤ型フリップフロップ
１の出力信号Ｓ11は、図２（ｃ）に示されたようにパル
ス幅の小さなパルスとなり、これによって、第１のＲＳ
フリップフロップ３の出力信号Ｓ12も、信号Ｓ11のパル
ス幅と略同一の期間だけ、論理値Ｌｏｗの状態にされる
こととなる（図２（ｅ）参照）。
論理値Ｌｏｗへの変化は、第１のＤ型フリップフロップ
１のクリア端子へも入力される結果、この第１のＤ型フ
リップフロップ１がいわゆるクリア状態とされることか
ら、信号Ｓ11は先の論理値Ｌｏｗから論理値Ｈｉｇｈへ
の立ち上がりの時から所定時間経過した時点で論理値Ｌ
ｏｗへ再度立ち下がることとなる（図２（ｃ）参照）。
ここで、所定時間は、大凡第１のＮＡＮＤ回路５及び第
１のＤ型フリップフロップ１における信号伝達に要する
時間、換言すればいわゆる素子遅延時間に大凡対応する
時間である。したがって、第１のＤ型フリップフロップ
１の出力信号Ｓ11は、図２（ｃ）に示されたようにパル
ス幅の小さなパルスとなり、これによって、第１のＲＳ
フリップフロップ３の出力信号Ｓ12も、信号Ｓ11のパル
ス幅と略同一の期間だけ、論理値Ｌｏｗの状態にされる
こととなる（図２（ｅ）参照）。
【００１９】このとき、第２のＲＳフリップフロップ４
においては、第１の負論理入力ＯＲ回路７の一方の入力
端子へ印加される信号Ｓ12が上述のように変化しても、
この第１の負論理入力ＯＲ回路７の他方の入力端子にお
いては、論理値Ｌｏｗの状態であるため、結局、信号Ｓ
ｃは、何等変化することなく論理値Ｈｉｇｈの状態が維
持されたままとなる（図２（ｇ）参照）。そして、時刻
ｔ2において、信号Ｓ2が論理値Ｌｏｗから論理値Ｈｉｇ
ｈへ立ち上がると、第２のＤ型フリップフロップ２から
の信号Ｓ21が先の第１のＤ型フリップフロップ１におけ
る信号Ｓ11と同様に、信号Ｓ2の立ち上がりに同期して
論理値Ｌｏｗから論理値Ｈｉｇｈへ立ち上がることとな
る（図２（ｄ）参照）。
においては、第１の負論理入力ＯＲ回路７の一方の入力
端子へ印加される信号Ｓ12が上述のように変化しても、
この第１の負論理入力ＯＲ回路７の他方の入力端子にお
いては、論理値Ｌｏｗの状態であるため、結局、信号Ｓ
ｃは、何等変化することなく論理値Ｈｉｇｈの状態が維
持されたままとなる（図２（ｇ）参照）。そして、時刻
ｔ2において、信号Ｓ2が論理値Ｌｏｗから論理値Ｈｉｇ
ｈへ立ち上がると、第２のＤ型フリップフロップ２から
の信号Ｓ21が先の第１のＤ型フリップフロップ１におけ
る信号Ｓ11と同様に、信号Ｓ2の立ち上がりに同期して
論理値Ｌｏｗから論理値Ｈｉｇｈへ立ち上がることとな
る（図２（ｄ）参照）。
【００２０】この信号Ｓ21の論理値Ｈｉｇｈへの立ち上
がりにより、第１のＲＳフリップフロップ３からの信号
Ｓ22が論理値Ｈｉｇｈから論理値Ｌｏｗへ立ち下がりる
ことで（図２（ｆ）参照）、第２の負論理入力ＯＲ回路
８が論理値Ｌｏｗから論理値Ｈｉｇｈへ立ち上がること
となるため、結局、信号ＳCは、信号Ｓ22の論理値Ｌｏ
ｗへの立ち下がり、すなわち、信号Ｓ2の論理値Ｈｉｇ
ｈへの立ち上がりに同期して、論理値Ｌｏｗとなる（図
２（ｇ）参照）。したがって、信号ＳCは、信号Ｓ1の論
理値Ｈｉｇｈへの立ち上がりから信号Ｓ2の論理値Ｈｉ
ｇｈへの立ち上がりまでの時間に対応するパルス幅、換
言すれば信号Ｓ1と信号Ｓ2の位相差に対応したパルス幅
を有する信号となる（図２（ｇ）参照）。
がりにより、第１のＲＳフリップフロップ３からの信号
Ｓ22が論理値Ｈｉｇｈから論理値Ｌｏｗへ立ち下がりる
ことで（図２（ｆ）参照）、第２の負論理入力ＯＲ回路
８が論理値Ｌｏｗから論理値Ｈｉｇｈへ立ち上がること
となるため、結局、信号ＳCは、信号Ｓ22の論理値Ｌｏ
ｗへの立ち下がり、すなわち、信号Ｓ2の論理値Ｈｉｇ
ｈへの立ち上がりに同期して、論理値Ｌｏｗとなる（図
２（ｇ）参照）。したがって、信号ＳCは、信号Ｓ1の論
理値Ｈｉｇｈへの立ち上がりから信号Ｓ2の論理値Ｈｉ
ｇｈへの立ち上がりまでの時間に対応するパルス幅、換
言すれば信号Ｓ1と信号Ｓ2の位相差に対応したパルス幅
を有する信号となる（図２（ｇ）参照）。
【００２１】次に、信号Ｓ1と信号Ｓ2の位相差が比較的
小さい場合、例えば、図２において、時刻ｔ9乃至時刻
ｔ10の間における信号Ｓ1，Ｓ2の位相差の状態にある場
合の動作についてみれば、この場合、信号Ｓ1，Ｓ2が比
較的近接しているものの、上述したような主要部におけ
る各信号が時間的に重なり合うようなことがないので、
基本的には、上述したと同様にして、信号Ｓ1，Ｓ2の位
相差に対応したパルス幅を有する信号ＳCが出力される
こととなる（図２（ｇ）参照）。
小さい場合、例えば、図２において、時刻ｔ9乃至時刻
ｔ10の間における信号Ｓ1，Ｓ2の位相差の状態にある場
合の動作についてみれば、この場合、信号Ｓ1，Ｓ2が比
較的近接しているものの、上述したような主要部におけ
る各信号が時間的に重なり合うようなことがないので、
基本的には、上述したと同様にして、信号Ｓ1，Ｓ2の位
相差に対応したパルス幅を有する信号ＳCが出力される
こととなる（図２（ｇ）参照）。
【００２２】次に、信号Ｓ1と信号Ｓ2との位相差が極め
て小さい場合の動作について説明する。例えば、図２に
おいて、時刻ｔ11近傍においては、信号Ｓ1，Ｓ2は殆ど
時間的に重なり合うような状態となっており、この場合
の動作について以下に説明する。ここで、仮に、信号Ｓ
1の論理値Ｈｉｇｈへの立ち上がりと、信号Ｓ2の論理値
Ｈｉｇｈへの立ち上がりとが殆ど同時であったと仮定
し、そのような最悪条件での動作を考えてみると、ま
ず、第１及び第２のＤ型フリップフロップ１，２のクロ
ック入力端子への信号入力が同時であったとしても、そ
の際の、回路状態すなわち、第１及び第２のＤ型フリッ
プフロップ１，２内部における電源電圧や信号伝達の速
度等の種々の要因によって定まる回路状態によって、信
号Ｓ11または信号Ｓ21の何れかが先に論理値Ｈｉｇｈへ
立ち上がることとなる。
て小さい場合の動作について説明する。例えば、図２に
おいて、時刻ｔ11近傍においては、信号Ｓ1，Ｓ2は殆ど
時間的に重なり合うような状態となっており、この場合
の動作について以下に説明する。ここで、仮に、信号Ｓ
1の論理値Ｈｉｇｈへの立ち上がりと、信号Ｓ2の論理値
Ｈｉｇｈへの立ち上がりとが殆ど同時であったと仮定
し、そのような最悪条件での動作を考えてみると、ま
ず、第１及び第２のＤ型フリップフロップ１，２のクロ
ック入力端子への信号入力が同時であったとしても、そ
の際の、回路状態すなわち、第１及び第２のＤ型フリッ
プフロップ１，２内部における電源電圧や信号伝達の速
度等の種々の要因によって定まる回路状態によって、信
号Ｓ11または信号Ｓ21の何れかが先に論理値Ｈｉｇｈへ
立ち上がることとなる。
【００２３】仮に、Ｓ11が先に立ち上がれば、これによ
って第１のＲＳフリップフロップ３からの出力信号の
内、信号Ｓ12が論理値Ｈｉｇｈから論理値Ｌｏｗへ立ち
下がることとなり（図２（ｅ）参照）、この信号Ｓ12の
レベル変化により第２のＲＳフリップフロップ４からの
信号ＳCは、論理値Ｌｏｗから論理値Ｈｉｇｈへ立ち上
がることとなる（図２（ｇ）参照）。一方、第１のＤ型
フリップフロップ１においては、この信号Ｓ12の論理値
Ｌｏｗへの変化により信号Ｓ11が論理値Ｌｏｗへ戻るよ
うクリアリセットされることとなる（図２（ｃ）参
照）。このため、第１のＲＳフリップフロップ３におい
ては、信号Ｓ12が論理値Ｌｏｗから論理値Ｈｉｇｈへ立
ち上がることとなる（図２（ｅ）参照）。
って第１のＲＳフリップフロップ３からの出力信号の
内、信号Ｓ12が論理値Ｈｉｇｈから論理値Ｌｏｗへ立ち
下がることとなり（図２（ｅ）参照）、この信号Ｓ12の
レベル変化により第２のＲＳフリップフロップ４からの
信号ＳCは、論理値Ｌｏｗから論理値Ｈｉｇｈへ立ち上
がることとなる（図２（ｇ）参照）。一方、第１のＤ型
フリップフロップ１においては、この信号Ｓ12の論理値
Ｌｏｗへの変化により信号Ｓ11が論理値Ｌｏｗへ戻るよ
うクリアリセットされることとなる（図２（ｃ）参
照）。このため、第１のＲＳフリップフロップ３におい
ては、信号Ｓ12が論理値Ｌｏｗから論理値Ｈｉｇｈへ立
ち上がることとなる（図２（ｅ）参照）。
【００２４】また一方、信号Ｓ21が論理値Ｌｏｗから論
理値Ｈｉｇｈへ立ち上がることによって、第１のＲＳフ
リップフロップ３においては、仮に、信号Ｓ12が未だ論
理値Ｌｏｗのままであれば、信号Ｓ22は論理値Ｈｉｇｈ
のままであるが、信号Ｓ12が上述のように論理値Ｌｏｗ
から論理値Ｈｉｇｈへ立ち上がったと同時に、信号Ｓ22
が論理値Ｈｉｇｈから論理値Ｌｏｗへ立ち下がることと
なり（図２（ｆ）参照）、これによって、第２のＲＳフ
リップフロップ４がトリガされるので、信号ＳCは、即
座に論理値Ｈｉｇｈから論理値Ｌｏｗへ立ち下がること
となる（図２（ｇ）参照）。結局、信号Ｓ1と信号Ｓ2と
の立ち上がりが殆ど同時であっても、その微妙な位相差
に対応した極めて細いパルス幅を有する信号ＳCを得る
ことができる（図２（ｇ）の時刻ｔ11の箇所参照）。
理値Ｈｉｇｈへ立ち上がることによって、第１のＲＳフ
リップフロップ３においては、仮に、信号Ｓ12が未だ論
理値Ｌｏｗのままであれば、信号Ｓ22は論理値Ｈｉｇｈ
のままであるが、信号Ｓ12が上述のように論理値Ｌｏｗ
から論理値Ｈｉｇｈへ立ち上がったと同時に、信号Ｓ22
が論理値Ｈｉｇｈから論理値Ｌｏｗへ立ち下がることと
なり（図２（ｆ）参照）、これによって、第２のＲＳフ
リップフロップ４がトリガされるので、信号ＳCは、即
座に論理値Ｈｉｇｈから論理値Ｌｏｗへ立ち下がること
となる（図２（ｇ）参照）。結局、信号Ｓ1と信号Ｓ2と
の立ち上がりが殆ど同時であっても、その微妙な位相差
に対応した極めて細いパルス幅を有する信号ＳCを得る
ことができる（図２（ｇ）の時刻ｔ11の箇所参照）。
【００２５】次に、信号Ｓ2が信号Ｓ1に対して時間的に
先行するような場合について説明する。すなわち、これ
までは、信号Ｓ1が信号Ｓ2に対して時間的に先行するよ
うな場合における動作を説明したが、例えば、図２にお
いて時刻ｔ12乃至時刻ｔ13付近までにおける場合の動作
について説明すれば、まず、時刻ｔ12において信号Ｓ2
が論理値Ｌｏｗから論理値Ｈｉｇｈへ立ち上がることに
より（図２（ｂ）参照）、第２のＤ型フリップフロップ
２からの信号Ｓ21が論理値Ｌｏｗから論理値Ｈｉｇｈへ
立ち上がることとなる（図２（ｄ）参照）。
先行するような場合について説明する。すなわち、これ
までは、信号Ｓ1が信号Ｓ2に対して時間的に先行するよ
うな場合における動作を説明したが、例えば、図２にお
いて時刻ｔ12乃至時刻ｔ13付近までにおける場合の動作
について説明すれば、まず、時刻ｔ12において信号Ｓ2
が論理値Ｌｏｗから論理値Ｈｉｇｈへ立ち上がることに
より（図２（ｂ）参照）、第２のＤ型フリップフロップ
２からの信号Ｓ21が論理値Ｌｏｗから論理値Ｈｉｇｈへ
立ち上がることとなる（図２（ｄ）参照）。
【００２６】この信号Ｓ21の変化により、第１のＲＳフ
リップフロップ３からの信号Ｓ22が論理値Ｈｉｇｈから
論理値Ｌｏｗへ立ち下がるが（図２（ｆ）参照）、第２
のＲＳフリップフロップ４では、第２の負論理入力ＯＲ
回路８の出力に変化を生じないため、信号ＳCは論理値
Ｌｏｗのままで変化することはない（図２（ｇ）の時刻
ｔ12の箇所参照）。そして、時刻ｔ13において信号Ｓ1
が論理値Ｌｏｗから論理値Ｈｉｇｈへ立ち上がると（図
２（ａ）参照）、これによって、信号Ｓ11が論理値Ｌｏ
ｗから論理値Ｈｉｇｈへ立ち上がり（図２（ｃ）参
照）、同時に信号Ｓ12が論理値ＨｉｇｈからＬｏｗへ立
ち下がることとなる（図２（ｅ）参照）。第２のＲＳフ
リップフロップ４においては、上述の信号Ｓ12の変化に
よって、信号ＳCが論理値Ｌｏｗから論理値Ｈｉｇｈへ
立ち上がることとなり（図２（ｇ）参照）、その後は、
上述した信号Ｓ1が信号Ｓ2に対して時間的に先行する場
合と同様にして、この直後に発生した信号Ｓ2の論理値
Ｈｉｇｈへの立ち上がりに同期して信号ＳCは論理値Ｌ
ｏｗへ立ち下がることとなる（図２（ｇ）の時刻ｔ14の
箇所参照）。したがって、この位相比較回路において
は、信号Ｓ1が信号Ｓ2に対して時間的に先行する場合に
おける両者の位相差に対応するパルス幅を有する信号Ｓ
Cが出力されるようになっている。
リップフロップ３からの信号Ｓ22が論理値Ｈｉｇｈから
論理値Ｌｏｗへ立ち下がるが（図２（ｆ）参照）、第２
のＲＳフリップフロップ４では、第２の負論理入力ＯＲ
回路８の出力に変化を生じないため、信号ＳCは論理値
Ｌｏｗのままで変化することはない（図２（ｇ）の時刻
ｔ12の箇所参照）。そして、時刻ｔ13において信号Ｓ1
が論理値Ｌｏｗから論理値Ｈｉｇｈへ立ち上がると（図
２（ａ）参照）、これによって、信号Ｓ11が論理値Ｌｏ
ｗから論理値Ｈｉｇｈへ立ち上がり（図２（ｃ）参
照）、同時に信号Ｓ12が論理値ＨｉｇｈからＬｏｗへ立
ち下がることとなる（図２（ｅ）参照）。第２のＲＳフ
リップフロップ４においては、上述の信号Ｓ12の変化に
よって、信号ＳCが論理値Ｌｏｗから論理値Ｈｉｇｈへ
立ち上がることとなり（図２（ｇ）参照）、その後は、
上述した信号Ｓ1が信号Ｓ2に対して時間的に先行する場
合と同様にして、この直後に発生した信号Ｓ2の論理値
Ｈｉｇｈへの立ち上がりに同期して信号ＳCは論理値Ｌ
ｏｗへ立ち下がることとなる（図２（ｇ）の時刻ｔ14の
箇所参照）。したがって、この位相比較回路において
は、信号Ｓ1が信号Ｓ2に対して時間的に先行する場合に
おける両者の位相差に対応するパルス幅を有する信号Ｓ
Cが出力されるようになっている。
【００２７】最後に、信号Ｓ1が入力されなくなった場
合の動作について説明する。この場合、第１のＤ型フリ
ップフロップ１において、クロック入力端子への入力が
なくなるため、信号Ｓ11は論理値Ｌｏｗのままで変化せ
ず、この状態で、たとえ信号Ｓ2が入力されたとして
も、先に説明した信号Ｓ2が信号Ｓ1に対して時間的に先
行する場合と基本的に同様に、すなわち、信号Ｓ2の論
理値Ｈｉｇｈへの立ち上がりによって、信号Ｓ22が論理
値Ｈｉｇｈから論理値Ｌｏｗへ立ち下がったとしても、
第２のＲＳフリップフロップ４を構成する第１及び第２
の負論理入力ＯＲ回路７，８の信号状態が変化しないた
め、信号ＳCは、論理値Ｌｏｗのままで、不要な信号が
出力されるようなことがないようになっている。
合の動作について説明する。この場合、第１のＤ型フリ
ップフロップ１において、クロック入力端子への入力が
なくなるため、信号Ｓ11は論理値Ｌｏｗのままで変化せ
ず、この状態で、たとえ信号Ｓ2が入力されたとして
も、先に説明した信号Ｓ2が信号Ｓ1に対して時間的に先
行する場合と基本的に同様に、すなわち、信号Ｓ2の論
理値Ｈｉｇｈへの立ち上がりによって、信号Ｓ22が論理
値Ｈｉｇｈから論理値Ｌｏｗへ立ち下がったとしても、
第２のＲＳフリップフロップ４を構成する第１及び第２
の負論理入力ＯＲ回路７，８の信号状態が変化しないた
め、信号ＳCは、論理値Ｌｏｗのままで、不要な信号が
出力されるようなことがないようになっている。
【００２８】上述の発明の実施の形態に用いられた各素
子は、あくまでも一例であり、同様な機能を有するもの
であれば、他の素子を用いて回路を構成してもよいこと
は勿論である。また、上述した回路構成自体もそれに限
定される必要はなく、同様な機能を果たすのであれば他
の回路構成であってもよいことは勿論である。
子は、あくまでも一例であり、同様な機能を有するもの
であれば、他の素子を用いて回路を構成してもよいこと
は勿論である。また、上述した回路構成自体もそれに限
定される必要はなく、同様な機能を果たすのであれば他
の回路構成であってもよいことは勿論である。
【００２９】
【発明の効果】以上、述べたように、本発明によれば、
第１の入力信号の入力に同期してのみ所定の出力レベル
となるような構成とすることで、従来と異なり、第１の
入力信号がない状態において、第２の入力信号が入力さ
れた際、出力信号が本来のレベルとは異なるレベルへ変
化するようなことがなくなり、信頼性の高い位相比較回
路を提供することができる。また、請求項４乃至６記載
の構成においては、上述の効果に加えて、簡易な回路構
成が実現され、しかも、２つの信号が極めて接近してい
るような場合等、微妙な入力状態にあっても確実に位相
比較ができる信頼性の高い位相比較回路を提供すること
ができる。
第１の入力信号の入力に同期してのみ所定の出力レベル
となるような構成とすることで、従来と異なり、第１の
入力信号がない状態において、第２の入力信号が入力さ
れた際、出力信号が本来のレベルとは異なるレベルへ変
化するようなことがなくなり、信頼性の高い位相比較回
路を提供することができる。また、請求項４乃至６記載
の構成においては、上述の効果に加えて、簡易な回路構
成が実現され、しかも、２つの信号が極めて接近してい
るような場合等、微妙な入力状態にあっても確実に位相
比較ができる信頼性の高い位相比較回路を提供すること
ができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における位相比較回路の一
回路構成例を示す回路図である。
回路構成例を示す回路図である。
【図２】図１に示された回路の主要部における信号のタ
イミングを示すタイミング図であり、図２（ａ）は第１
の入力パルス信号のタイミング図、図２（ｂ）は第２の
入力パルス信号のタイミング図、図２（ｃ）は第１のＤ
型フリップフロップのＱ出力端子における信号のタイミ
ング図、図２（ｄ）は第２のＤ型フリップフロップのＱ
出力端子における信号のタイミング図、図２（ｅ）は第
１のＲＳフリップフロップを構成する第１のＮＡＮＤ回
路からの出力される信号のタイミング図、図２（ｆ）は
第１のＲＳフリップフロップを構成する第２のＮＡＮＤ
回路からの出力される信号のタイミング図、図２（ｇ）
は最終出力信号のタイミング図である。
イミングを示すタイミング図であり、図２（ａ）は第１
の入力パルス信号のタイミング図、図２（ｂ）は第２の
入力パルス信号のタイミング図、図２（ｃ）は第１のＤ
型フリップフロップのＱ出力端子における信号のタイミ
ング図、図２（ｄ）は第２のＤ型フリップフロップのＱ
出力端子における信号のタイミング図、図２（ｅ）は第
１のＲＳフリップフロップを構成する第１のＮＡＮＤ回
路からの出力される信号のタイミング図、図２（ｆ）は
第１のＲＳフリップフロップを構成する第２のＮＡＮＤ
回路からの出力される信号のタイミング図、図２（ｇ）
は最終出力信号のタイミング図である。
１…第１のＤ型フリップフロップ ２…第２のＤ型フリップフロップ ３…第１のＲＳフリップフロップ ４…第２のＲＳフリップフロップ ５…第１のＮＡＮＤ回路 ６…第２のＮＡＮＤ回路 ７…第１の負論理入力ＯＲ回路 ８…第２の負論理入力ＯＲ回路
Claims (6)
- 【請求項１】 第１の入力信号のエッジに同期して所定
の第１のトリガ信号を出力すると共に、第２の入力信号
のエッジに同期して所定の第２のトリガ信号を出力する
トリガ信号発生手段と、 前記トリガ信号発生手段からの第１のトリガ信号のエッ
ジに同期して所定のレベルへ立ち上がる一方、前記第２
のトリガ信号のエッジに同期して所定のレベルへ立ち下
がる信号を出力する位相差信号発生手段と、 を具備してなることを特徴とする位相比較回路。 - 【請求項２】 トリガ信号発生手段は、第１の入力信号
のエッジに同期して所定の信号を出力する一方、外部か
らのクリア信号によって、当該出力信号を初期状態とす
る第１のトリガ信号発生手段と、 第２の入力信号のエッジに同期して所定の信号を出力す
る一方、外部からのクリア信号によって、当該出力信号
を初期状態とする第２のトリガ信号発生手段と、 前記第１及び第２のトリガ信号発生手段の各出力信号を
入力信号とし、前記第１のトリガ信号発生手段からの所
定の出力信号のエッジに同期して所定レベルへ変化する
一方、前記第１及び第２のトリガ信号発生手段の出力が
初期状態となったときに前記所定レベルへ変化する以前
のレベルへ変化する第１のトリガ信号と、前記第２のト
リガ信号発生手段からの所定の出力信号のエッジに同期
して所定レベルへ変化する一方、前記第１及び第２のト
リガ信号発生手段の出力が初期状態となったときに前記
所定レベルへ変化する以前のレベルへ変化する第２のト
リガ信号と、をそれぞれ出力すると共に、前記第１のト
リガ信号を前記第１のトリガ信号発生手段のクリア信号
として当該第１のトリガ信号発生手段へ、前記第２のト
リガ信号を前記第２のトリガ信号発生手段のクリア信号
として当該第２のトリガ信号発生手段へ、それぞれ入力
するように構成されてなる信号出力手段と、 を具備してなることを特徴とする請求項１記載の位相比
較回路。 - 【請求項３】 第１のトリガ信号発生手段は、第１の入
力信号の立ち上がりに同期して論理値Ｈｉｇｈの信号を
出力する一方、外部からのクリア信号によって出力信号
を論理値Ｌｏｗの状態とするものであり、 第２のトリガ信号発生手段は、第２の入力信号の立ち上
がりに同期して論理値Ｈｉｇｈの信号を出力する一方、
外部からのクリア信号によって出力信号を論理値Ｌｏｗ
の状態とするものであり、 信号出力手段は、前記第１のトリガ信号発生手段の出力
信号の論理値Ｈｉｇｈへの立ち上がりによって論理値Ｌ
ｏｗへ立ち下がり、かつ、前記第１のトリガ信号発生手
段の出力信号の論理値Ｌｏｗへの立ち上がりによって論
理値Ｈｉｇｈへ立ち上がる第１のトリガ信号を出力する
一方、前記第２のトリガ信号発生手段の出力信号の論理
値Ｈｉｇｈへの立ち上がりによって論理値Ｌｏｗへ立ち
下がり、かつ、前記第２のトリガ信号発生手段の出力信
号の論理値Ｌｏｗへの立ち下がりによって論理値Ｈｉｇ
ｈへ立ち上がる第２のトリガ信号を出力するものであ
り、 位相差信号発生手段は、前記第１のトリガ信号の論理値
Ｌｏｗへの立ち下がりによって論理値Ｈｉｇｈへ立ち上
がり、前記第２のトリガ信号の論理値Ｌｏｗへの立ち上
がりによって論理値Ｌｏｗへ立ち下がる信号を出力する
ものであることを特徴とする請求項２記載の位相比較回
路。 - 【請求項４】 第１のトリガ信号発生手段は、信号入力
端子に所定の正電圧が常時印加され、クロック入力端子
に第１の入力信号が、負論理入力のクリア端子に第１の
トリガ信号が、それぞれ入力されるよう構成されてなる
第１のＤ型フリップフロップであり、 第２のトリガ信号発生手段は、信号入力端子に所定の正
電圧が常時印加され、クロック入力端子に第２の入力信
号が、負論理入力のクリア端子に第２のトリガ信号が、
それぞれ入力されるよう構成されてなる第２のＤ型フリ
ップフロップであることを特徴とする請求項３記載の位
相比較回路。 - 【請求項５】 信号出力手段は、それぞれ２入力の第１
及び第２のＮＡＮＤ回路を具備してなり、 前記第１のＮＡＮＤ回路の一方の入力端子は第１のＤ型
フリップフロップの出力端子へ、他方の入力端子は前記
第２のＮＡＮＤ回路の出力端子へ、当該第１のＮＡＮＤ
回路の出力端子は前記第１のＤ型フリップフロップのク
リア端子、前記第２のＮＡＮＤ回路の他方の入力端子及
び位相差信号発生手段へ、それぞれ接続される一方、 前記第２のＮＡＮＤ回路の一方の入力端子は第２のＤ型
フリップフロップの出力端子へ、当該第２のＮＡＮＤ回
路の出力端子は前記第２のＤ型フリップフロップのクリ
ア端子及び位相差信号発生手段へ、それぞれ接続されて
なるものであることを特徴とする請求項４記載の位相比
較回路。 - 【請求項６】 位相差信号発生手段は、それぞれ２入力
の第１及び第２の負論理入力ＯＲ回路を具備してなり、 前記第１の負論理入力ＯＲ回路の一方の入力端子は第１
のＮＡＮＤ回路の出力端子へ、他方の入力端子は第２の
負論理入力ＯＲ回路の出力端子へ、当該第１の負論理入
力ＯＲ回路の出力端子は、第２の負論理入力ＯＲ回路の
他方の入力端子へ、それぞれ接続される一方、 前記第２の負論理入力ＯＲ回路の一方の入力端子は第２
のＮＡＮＤ回路の出力端子へ接続され、 前記第１の負論理入力ＯＲ回路の出力端子から、第１及
び第２の入力信号の位相差に対応する信号が出力される
よう構成されてなることを特徴とする請求項５記載の位
相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111749A JPH10290148A (ja) | 1997-04-15 | 1997-04-15 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111749A JPH10290148A (ja) | 1997-04-15 | 1997-04-15 | 位相比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10290148A true JPH10290148A (ja) | 1998-10-27 |
Family
ID=14569220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9111749A Pending JPH10290148A (ja) | 1997-04-15 | 1997-04-15 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10290148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119828A (ja) * | 2010-11-30 | 2012-06-21 | Icom Inc | 位相比較器 |
-
1997
- 1997-04-15 JP JP9111749A patent/JPH10290148A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012119828A (ja) * | 2010-11-30 | 2012-06-21 | Icom Inc | 位相比較器 |
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