JPH0654416B2 - 液晶駆動装置とそれを用いた液晶表示装置 - Google Patents
液晶駆動装置とそれを用いた液晶表示装置Info
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- JPH0654416B2 JPH0654416B2 JP58242030A JP24203083A JPH0654416B2 JP H0654416 B2 JPH0654416 B2 JP H0654416B2 JP 58242030 A JP58242030 A JP 58242030A JP 24203083 A JP24203083 A JP 24203083A JP H0654416 B2 JPH0654416 B2 JP H0654416B2
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- crystal display
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、液晶駆動装置とそれを用いた液晶表示装置
に関するもので、例えば、ドットマトリックス構成の液
晶表示パネルの信号電極の駆動信号を形成するもの及び
それを用いた液晶表示装置に有効な技術に関するもので
ある。
に関するもので、例えば、ドットマトリックス構成の液
晶表示パネルの信号電極の駆動信号を形成するもの及び
それを用いた液晶表示装置に有効な技術に関するもので
ある。
従来より、ドットマトリックス構成の液晶表示装置が、
例えば、「電子材料」誌の１９８０年１０月号，頁２１
〜頁４３において、公知である。
例えば、「電子材料」誌の１９８０年１０月号，頁２１
〜頁４３において、公知である。
従来のドットマトリックス構成の液晶表示パネルを用い
た表示装置では、マイクロプロセッサ等により、その画
素データを形成してＲＡＭ（ランダム・アクセス・メモ
リ）に書込み、一定の周期で繰り換えしてそれを読み出
して信号電極を駆動するものである。このような表示動
作において、ＲＡＭから読み出されたシリアルな画像デ
ータはシフトレジスタによってパラレル信号に変換され
ることによって、各信号線電極用の駆動信号が形成され
る。
た表示装置では、マイクロプロセッサ等により、その画
素データを形成してＲＡＭ（ランダム・アクセス・メモ
リ）に書込み、一定の周期で繰り換えしてそれを読み出
して信号電極を駆動するものである。このような表示動
作において、ＲＡＭから読み出されたシリアルな画像デ
ータはシフトレジスタによってパラレル信号に変換され
ることによって、各信号線電極用の駆動信号が形成され
る。
この場合、表示エリアの拡大のために同じ表示パネルを
上下２段構成とすることが考えられている。上記表示パ
ネルの信号電極は、上下段とも例えば左から右に順に１
〜ｎの画素データに対応して割り当てられる。このよう
な固定的な信号電極と画素データの割り当を行うと、そ
の表示信号を形成する液晶駆動装置において、下段の液
晶駆動装置と、上段側の液晶駆動装置とでは、出力端子
のピン配列が逆になってしまう。このため、例えば、上
段側の液晶駆動装置は、クロス配線で上段の液晶パネル
の信号電極とを接続すること、又はその表示データを書
込むとき液晶駆動装置の入出力端子０〜４９を４９〜０
のように予め変換して書込むこと等が考えられる。
上下２段構成とすることが考えられている。上記表示パ
ネルの信号電極は、上下段とも例えば左から右に順に１
〜ｎの画素データに対応して割り当てられる。このよう
な固定的な信号電極と画素データの割り当を行うと、そ
の表示信号を形成する液晶駆動装置において、下段の液
晶駆動装置と、上段側の液晶駆動装置とでは、出力端子
のピン配列が逆になってしまう。このため、例えば、上
段側の液晶駆動装置は、クロス配線で上段の液晶パネル
の信号電極とを接続すること、又はその表示データを書
込むとき液晶駆動装置の入出力端子０〜４９を４９〜０
のように予め変換して書込むこと等が考えられる。
しかし、前者にあっては、多数の交叉配線とするための
配線スペースを大きくするとともにプリント配線基板の
配線がパターンが複雑となって、その分プリント配線基
板の価格が高くなってしまう。後者にあっては、表示デ
ータを書込むときに特別のアドレス変換プログラムが必
要になってしまうという欠点がある。
配線スペースを大きくするとともにプリント配線基板の
配線がパターンが複雑となって、その分プリント配線基
板の価格が高くなってしまう。後者にあっては、表示デ
ータを書込むときに特別のアドレス変換プログラムが必
要になってしまうという欠点がある。
この発明の目的は、液晶表示パネルに対する実装上の自
由度を持たせた液晶表示駆動装置を提供することにあ
る。
由度を持たせた液晶表示駆動装置を提供することにあ
る。
この発明の他の目的は、実装基板の簡素化を図った液晶
表示装置を提供することにある。
表示装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、ド
ットマトリックス構成の液晶表示パネルにおける信号電
極に供給する表示信号を形成する液晶表示駆動装置にお
いて、シリアルな画像データに対して並列形態に複数の
ラッチ回路を設け、その時系列的な取り込み順序を可変
とすることにとよって、液晶表示パネルの信号電極と上
記出力端子との実装上の整合自由度を高めるものであ
る。
を簡単に説明すれば、下記の通りである。すなわち、ド
ットマトリックス構成の液晶表示パネルにおける信号電
極に供給する表示信号を形成する液晶表示駆動装置にお
いて、シリアルな画像データに対して並列形態に複数の
ラッチ回路を設け、その時系列的な取り込み順序を可変
とすることにとよって、液晶表示パネルの信号電極と上
記出力端子との実装上の整合自由度を高めるものであ
る。
〔実施例１〕 第１図には、この発明の一実施例のブロック図が示され
ている。
ている。
同図の各回路ブロックは、公知の半導体集積回路装置の
製造方法によって、１個の単結晶シリコンのような半導
体基板上におてい形成される。
製造方法によって、１個の単結晶シリコンのような半導
体基板上におてい形成される。
同図の半導体集積回路装置ＬＳＩ（ＣＤＲＶ）は、走査
線電極と信号線電極とにより構成されたドット構成の液
晶表示パネルの上記信号線電極を駆動するものであり、
ｎ本の信号線電極の駆動信号を形成するよう構成されて
いる。
線電極と信号線電極とにより構成されたドット構成の液
晶表示パネルの上記信号線電極を駆動するものであり、
ｎ本の信号線電極の駆動信号を形成するよう構成されて
いる。
上記ｎ本の信号線電極に対し、走査線電極の選択タイミ
ングに同期し、表示すべき文字又は図形に従って駆動信
号を形成するため、次の各回路が設けられる。
ングに同期し、表示すべき文字又は図形に従って駆動信
号を形成するため、次の各回路が設けられる。
第２のラッチ回路ＦＦ２は、入力データ端子Ｄから上記
走査タイミングに従ってシリアルに供給される文字又は
図形の画素データをパラレル信号に変換する。すなわ
ち、ｎ個のラッチ回路のデータ入力端子は共通接続され
ることによって、上記画素データを並列形態に受けるも
のである。そして、各ラッチ回路のクロック端子には、
後述するデコーダＤＣＲによって時系列的に形成された
タイミング信号Ｓ１〜Ｓｎが供給される。
走査タイミングに従ってシリアルに供給される文字又は
図形の画素データをパラレル信号に変換する。すなわ
ち、ｎ個のラッチ回路のデータ入力端子は共通接続され
ることによって、上記画素データを並列形態に受けるも
のである。そして、各ラッチ回路のクロック端子には、
後述するデコーダＤＣＲによって時系列的に形成された
タイミング信号Ｓ１〜Ｓｎが供給される。
上記第２のラッチ回路ＦＦ２の出力信号は、クロック信
号ＣＬ１に同期して第１のラッチ回路ＦＦ１にパラレル
に取り込まれる。駆動回路ＤＶは、上記第１のラッチ回
路ＦＦ１に取り込んだ画素データを図示しないタイミン
グ信号に従って加工して、液晶を交流駆動するための多
値パルスによる駆動信号を形成する。電圧Ｖ１〜Ｖ４
は、その多値パルスを形成するための電源電圧である。
このように液晶の交流駆動する方式は、公知であるので
その詳細な説明を省略する。
号ＣＬ１に同期して第１のラッチ回路ＦＦ１にパラレル
に取り込まれる。駆動回路ＤＶは、上記第１のラッチ回
路ＦＦ１に取り込んだ画素データを図示しないタイミン
グ信号に従って加工して、液晶を交流駆動するための多
値パルスによる駆動信号を形成する。電圧Ｖ１〜Ｖ４
は、その多値パルスを形成するための電源電圧である。
このように液晶の交流駆動する方式は、公知であるので
その詳細な説明を省略する。
この実施例では、上記第２のラッチ回路ＦＦ２における
シリアル／パラレル変換によって、画素データとその出
力端子とを選択的に切り換えるようにするため、上記取
り込みタイミング信号Ｓ１〜Ｓｎは、次のようにして形
成される。
シリアル／パラレル変換によって、画素データとその出
力端子とを選択的に切り換えるようにするため、上記取
り込みタイミング信号Ｓ１〜Ｓｎは、次のようにして形
成される。
カンウタ回路ＣＯＮＴは、上記画素データに同期して供
給されたクロック信号ＣＬ２を受けて、これを計数す
る。特に制限されないが、このカウンタ回路ＣＯＮＴ
は、外部端子Ｕ／Ｄから供給された制御信号に従ってア
ップ／ダウンの計数動作を行うものである。例えば、外
部端子Ｕ／Ｄがハイレベルなら、アップカウンタとして
動作し、外部端子Ｕ／Ｄがロウレベルならダウンカウン
タとして動作する。このカウンタ回路ＣＯＮＴの計数出
力信号は、上記デコーダＤＣＲによって、時系列的に形
成される上記タイミング信号Ｓ１〜Ｓｎに変換される。
給されたクロック信号ＣＬ２を受けて、これを計数す
る。特に制限されないが、このカウンタ回路ＣＯＮＴ
は、外部端子Ｕ／Ｄから供給された制御信号に従ってア
ップ／ダウンの計数動作を行うものである。例えば、外
部端子Ｕ／Ｄがハイレベルなら、アップカウンタとして
動作し、外部端子Ｕ／Ｄがロウレベルならダウンカウン
タとして動作する。このカウンタ回路ＣＯＮＴの計数出
力信号は、上記デコーダＤＣＲによって、時系列的に形
成される上記タイミング信号Ｓ１〜Ｓｎに変換される。
なお、外部端子から供給されたクロック信号ＣＬ１は、
上記カウンタ回路のクリア信号としても用いられ、アッ
プ動作の時にはその出力が全て論理“０”に、ダウン動
作の時にはその出力が全て論理“１”にクリアされる。
上記カウンタ回路のクリア信号としても用いられ、アッ
プ動作の時にはその出力が全て論理“０”に、ダウン動
作の時にはその出力が全て論理“１”にクリアされる。
この実施例の液晶表示駆動装置ＣＤＲＶにおいては、外
部端子Ｕ／Ｄをハイレベルにすると、カウンタ回路ＣＯ
ＮＴは、クロック信号ＣＬ２の到来毎に計数値を増加さ
せる。したがって、デコーダＤＣＲは、タイミング信号
を順次時系列的にＳ１からＳｎまで形成するので、クロ
ック信号ＣＬ２に同期して供給される画素データは、上
記第２のラッチ回路ＦＦ２の左端から順に右方向に取り
込まれる。これによって、表示出力端子Ｏ１〜Ｏｎから
は、シリアル供給される画素データの順序に従った表示
信号が送出される。
部端子Ｕ／Ｄをハイレベルにすると、カウンタ回路ＣＯ
ＮＴは、クロック信号ＣＬ２の到来毎に計数値を増加さ
せる。したがって、デコーダＤＣＲは、タイミング信号
を順次時系列的にＳ１からＳｎまで形成するので、クロ
ック信号ＣＬ２に同期して供給される画素データは、上
記第２のラッチ回路ＦＦ２の左端から順に右方向に取り
込まれる。これによって、表示出力端子Ｏ１〜Ｏｎから
は、シリアル供給される画素データの順序に従った表示
信号が送出される。
一方、外部端子Ｕ／Ｄをロウレベルにすると、カウンタ
回路ＣＯＮＴは、クロック信号ＣＬ２の到来毎に計数値
を減少させる。したがって、デコーダＤＣＲは、タイミ
ング信号を順次時系列的にＳｎからＳ１まで形成するの
で、クロック信号ＣＬ２に同期して供給される画素デー
タは、上記第２のラッチ回路ＦＦ２の右端から順に左方
向に取り込まれる。これによって、上記表示出力端子Ｏ
ｎ〜Ｏ１からは、シリアル供給される画素データの順序
に従った表示信号が送出される。すなわち、上記の場合
とは逆方向に、言い換えるならば、シリアル供給される
画素データの順序に対して逆のピン配列のもとに、上記
表示出力信号が送出される。
回路ＣＯＮＴは、クロック信号ＣＬ２の到来毎に計数値
を減少させる。したがって、デコーダＤＣＲは、タイミ
ング信号を順次時系列的にＳｎからＳ１まで形成するの
で、クロック信号ＣＬ２に同期して供給される画素デー
タは、上記第２のラッチ回路ＦＦ２の右端から順に左方
向に取り込まれる。これによって、上記表示出力端子Ｏ
ｎ〜Ｏ１からは、シリアル供給される画素データの順序
に従った表示信号が送出される。すなわち、上記の場合
とは逆方向に、言い換えるならば、シリアル供給される
画素データの順序に対して逆のピン配列のもとに、上記
表示出力信号が送出される。
〔実施例２〕 第２図には、この発明の他の一実施例の要部ブロック図
が示されている。
が示されている。
この実施例では、上記シリアル供給される画素データ列
に対して、その表示出力端子の配列を正方向と逆方向に
選択的に切り換えるため、次の回路が用いられる。すな
わち、この実施例では、カウントアップ動作しか行わな
いカウンタ回路ＣＯＮＴの各出力ビットに対して排他的
論理和回路ＥＸ１〜ＥＸ４等のような一致／不一致回路
を設けるものである。そして、これらの一致／不一致回
路の他方の入力には、外部端子Ｃから切り換え信号Ｃを
供給するものである。
に対して、その表示出力端子の配列を正方向と逆方向に
選択的に切り換えるため、次の回路が用いられる。すな
わち、この実施例では、カウントアップ動作しか行わな
いカウンタ回路ＣＯＮＴの各出力ビットに対して排他的
論理和回路ＥＸ１〜ＥＸ４等のような一致／不一致回路
を設けるものである。そして、これらの一致／不一致回
路の他方の入力には、外部端子Ｃから切り換え信号Ｃを
供給するものである。
これによって、例えば、一致／不一致回路ＥＸ１〜ＥＸ
４が論理“０”の一致出力，論理“１”の不一致信号を
形成する場合、上記制御信号Ｃを論理“０”とすると、
上記カウンタ回路ＣＯＮＴの出力がそのままデコーダＤ
ＣＲに伝えられるので、その出力信号はタイミング信号
Ｓ１からＳｎまで順に時系列的に形成される。一方、上
記制御信号Ｃを論理“１”とすると、上記カウンタ回路
ＣＯＮＴの出力が全て反転されて、言い換えるならば、
論理“０”を論理“１”に、論理“１”を論理“０”の
ようにしてデコーダＤＣＲに伝えられる。これによっ
て、デコーダＤＣＲの入力側からみれば、オール論理
“１”からオール論理“０”まで逆方向の計数信号が供
給されるので、タイミング信号Ｓｎ〜Ｓ１の順に上記の
場合とは逆方向に時系列的に形成される。このような制
御信号Ｃによって、上記〔実施例１〕と同様に表示出力
端子の実質的なピン配列を切り換えることができる。
４が論理“０”の一致出力，論理“１”の不一致信号を
形成する場合、上記制御信号Ｃを論理“０”とすると、
上記カウンタ回路ＣＯＮＴの出力がそのままデコーダＤ
ＣＲに伝えられるので、その出力信号はタイミング信号
Ｓ１からＳｎまで順に時系列的に形成される。一方、上
記制御信号Ｃを論理“１”とすると、上記カウンタ回路
ＣＯＮＴの出力が全て反転されて、言い換えるならば、
論理“０”を論理“１”に、論理“１”を論理“０”の
ようにしてデコーダＤＣＲに伝えられる。これによっ
て、デコーダＤＣＲの入力側からみれば、オール論理
“１”からオール論理“０”まで逆方向の計数信号が供
給されるので、タイミング信号Ｓｎ〜Ｓ１の順に上記の
場合とは逆方向に時系列的に形成される。このような制
御信号Ｃによって、上記〔実施例１〕と同様に表示出力
端子の実質的なピン配列を切り換えることができる。
〔実施例３〕 第３図には、この発明に係る液晶表示駆動装置を用いた
表示装置の一実施例のブロック図が示されている。
表示装置の一実施例のブロック図が示されている。
同図において、液晶表示パネルＬＣＤは、上下２段の２
つの表示パネルＵＬＣＤとＤＬＣＤとにより構成され、
それぞれ横方向に走査電極が走っており、縦方向に信号
電極が走っている。そして、両者の交点に表示ドットが
形成され、その明，暗によって所定の表示が行われる。
このため、上段側の表示パネルＵＬＣＤの信号電極の入
力端子は上側に配置され、下段側の表示パネルＤＬＣＤ
の信号電極の入力端子は下側に配置される。
つの表示パネルＵＬＣＤとＤＬＣＤとにより構成され、
それぞれ横方向に走査電極が走っており、縦方向に信号
電極が走っている。そして、両者の交点に表示ドットが
形成され、その明，暗によって所定の表示が行われる。
このため、上段側の表示パネルＵＬＣＤの信号電極の入
力端子は上側に配置され、下段側の表示パネルＤＬＣＤ
の信号電極の入力端子は下側に配置される。
上記液晶表示パネルＬＣＤの走査電極には、走査電極駆
動回路ＲＤＲＶにより、順次選択駆動信号が供給され
る。この走査電極駆動回路ＲＤＲＶは、特に制限されな
いが、１チップのモノリシック半導体集積回路装置ＩＣ
１により構成され、液晶を交流駆動するための多値パル
スの駆動信号を形成する。例えば、このような走査電極
駆動回路ＲＤＲＶは、(株)日立製作所から販売されてい
る品名「ＨＤ４４１０３Ｃ」のような半導体集積回路装
置を利用することができる。
動回路ＲＤＲＶにより、順次選択駆動信号が供給され
る。この走査電極駆動回路ＲＤＲＶは、特に制限されな
いが、１チップのモノリシック半導体集積回路装置ＩＣ
１により構成され、液晶を交流駆動するための多値パル
スの駆動信号を形成する。例えば、このような走査電極
駆動回路ＲＤＲＶは、(株)日立製作所から販売されてい
る品名「ＨＤ４４１０３Ｃ」のような半導体集積回路装
置を利用することができる。
この実施例においては、上記液晶表示パネルＬＣＤの信
号電極には、上記第１図又は第２図の実施例に示した信
号電極駆動用の液晶表示駆動装置ＣＤＲＶ１，ＣＤＲＶ
２が用いられる。
号電極には、上記第１図又は第２図の実施例に示した信
号電極駆動用の液晶表示駆動装置ＣＤＲＶ１，ＣＤＲＶ
２が用いられる。
この実施例のように、液晶表示パネルＵＬＣＤとＤＬＣ
Ｄのように信号電極の出力端子の配列が逆になっている
場合、液晶駆動装置ＣＤＲＶ１とＣＤＲＶ２は、上記外
部端子Ｕ／Ｄ又はＣによって、シリアルに供給される画
素データを互いに逆方向にして取り込むものである。こ
れによって、その表示出力端子を左から順に整合させて
配列することができる。なお、同図では上側の液晶表示
駆動装置ＣＤＲＶ２の出力端子は左からｎ〜１のように
配列されているが、画素データを逆方向に取り込むこと
によって、実質的には下側の液晶表示駆動装置ＣＤＲＶ
１と同じく１〜ｎのようにすることができるものであ
る。
Ｄのように信号電極の出力端子の配列が逆になっている
場合、液晶駆動装置ＣＤＲＶ１とＣＤＲＶ２は、上記外
部端子Ｕ／Ｄ又はＣによって、シリアルに供給される画
素データを互いに逆方向にして取り込むものである。こ
れによって、その表示出力端子を左から順に整合させて
配列することができる。なお、同図では上側の液晶表示
駆動装置ＣＤＲＶ２の出力端子は左からｎ〜１のように
配列されているが、画素データを逆方向に取り込むこと
によって、実質的には下側の液晶表示駆動装置ＣＤＲＶ
１と同じく１〜ｎのようにすることができるものであ
る。
なお、図示しないタイミング発生回路では形成された基
準周波数パルスに基づいて、互いに関連させた上記走査
電極の走査タイミング信号と、信号電極の選択タイミン
グ信号とを形成して、上記走査電極駆動回路ＲＤＲＶ，
上記信号電極用の液晶駆動装置ＣＤＲＶ１，ＣＤＲＶ２
に送出するものである。
準周波数パルスに基づいて、互いに関連させた上記走査
電極の走査タイミング信号と、信号電極の選択タイミン
グ信号とを形成して、上記走査電極駆動回路ＲＤＲＶ，
上記信号電極用の液晶駆動装置ＣＤＲＶ１，ＣＤＲＶ２
に送出するものである。
〔実施例４〕 第４図には、この発明の他の一実施例を説明するための
液晶表示パネルの概略図が示されている。この実施例の
液晶表示パネルＬＣＤは、その電極線を微細化に伴い、
信号線電極の入力端子が上下に交互に配列導出されてい
る。このため、下側端子は１，３，５のように奇数番の
信号線電極が配列され、上側端子は、２，４，６のよう
に偶数番の信号線電極が配列される。このような液晶パ
ネルを駆動信号を形成する液晶表示駆動装置ＣＤＲＶ
は、そのピン配合の整合性を高めるため、上記第１図又
は第２図の実施例において、デコーダによってタイミン
グ信号の発生順序を次のようにする。例えば、信号線数
が８０本の場合、第２のラッチ回路ＦＦ２の左半分（４
０本）と右半分（４０本）に分けて、奇数番目のクロッ
ク信号ＣＬ２では左半分において左から順にタイミング
信号Ｓ１，Ｓ２・・・・のように形成し、偶数番目のク
ロック信号ＣＬ２では右半分において右から順にタイミ
ング信号Ｓ８０，Ｓ７９・・・・のように形成する。こ
れによって、左半分の出力端子１〜４０は、下側の信号
線電極１，３，５・・・７９に対応させることができ、
右半分の出力端子８０〜４１は、液晶パネルの下側を通
すことなく上側の信号線電極２，４，６・・・８０に対
応させることができる。
液晶表示パネルの概略図が示されている。この実施例の
液晶表示パネルＬＣＤは、その電極線を微細化に伴い、
信号線電極の入力端子が上下に交互に配列導出されてい
る。このため、下側端子は１，３，５のように奇数番の
信号線電極が配列され、上側端子は、２，４，６のよう
に偶数番の信号線電極が配列される。このような液晶パ
ネルを駆動信号を形成する液晶表示駆動装置ＣＤＲＶ
は、そのピン配合の整合性を高めるため、上記第１図又
は第２図の実施例において、デコーダによってタイミン
グ信号の発生順序を次のようにする。例えば、信号線数
が８０本の場合、第２のラッチ回路ＦＦ２の左半分（４
０本）と右半分（４０本）に分けて、奇数番目のクロッ
ク信号ＣＬ２では左半分において左から順にタイミング
信号Ｓ１，Ｓ２・・・・のように形成し、偶数番目のク
ロック信号ＣＬ２では右半分において右から順にタイミ
ング信号Ｓ８０，Ｓ７９・・・・のように形成する。こ
れによって、左半分の出力端子１〜４０は、下側の信号
線電極１，３，５・・・７９に対応させることができ、
右半分の出力端子８０〜４１は、液晶パネルの下側を通
すことなく上側の信号線電極２，４，６・・・８０に対
応させることができる。
上記のタイミング信号Ｓ１〜Ｓ８０の順序は、逆方向に
するものであってもよい。そして、上記第１図又は第２
の実施例のようなピン配列の切り換えと組み合わせて構
成するものであってもよい。なお、上記のようなタイミ
ング信号を形成する回路は、複数組のデコーダ回路の用
意して動作を外部端子からの制御信号によって選択的に
行わせる等によって簡単に実現できるものである。
するものであってもよい。そして、上記第１図又は第２
の実施例のようなピン配列の切り換えと組み合わせて構
成するものであってもよい。なお、上記のようなタイミ
ング信号を形成する回路は、複数組のデコーダ回路の用
意して動作を外部端子からの制御信号によって選択的に
行わせる等によって簡単に実現できるものである。
(1)１つの液晶表示駆動装置において、シリアル供給さ
れる画素データに対して並列形態とされるラッチ回路を
設け、その取り込みタイミング信号の時系列的な順序を
変更することによって、表示出力端子から送出する画素
データの変更を行うことができる。これによって表示出
力端子のピン配列の切り換えを任意に行うことができる
ので液晶表示パネルの電極配列方向に対する整合性の向
上を図ることができるという効果が得られる。
れる画素データに対して並列形態とされるラッチ回路を
設け、その取り込みタイミング信号の時系列的な順序を
変更することによって、表示出力端子から送出する画素
データの変更を行うことができる。これによって表示出
力端子のピン配列の切り換えを任意に行うことができる
ので液晶表示パネルの電極配列方向に対する整合性の向
上を図ることができるという効果が得られる。
(2)上記(1)により、液晶表示装置を構成する液晶表示パ
ネルとその駆動装置とのピン配列の整合性が確保できる
ことによって、高密度実装を実現することができるとい
う効果が得られる。
ネルとその駆動装置とのピン配列の整合性が確保できる
ことによって、高密度実装を実現することができるとい
う効果が得られる。
(3)上記(1)により、液晶表示装置の適用範囲が拡がるた
め、その量産性を向上させることができるという効果が
得られる。
め、その量産性を向上させることができるという効果が
得られる。
(4)上記(2)により、実装基板の簡素化を図った液晶表示
装置を得ることができるという効果が得られる。
装置を得ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、シリアル供給
される画素データに対して並列形態とされたラッチ回路
の取り込みタイミング信号を形成する回路は、種々の実
施形態を採ることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、シリアル供給
される画素データに対して並列形態とされたラッチ回路
の取り込みタイミング信号を形成する回路は、種々の実
施形態を採ることができるものである。
この発明は、液晶表示パネルの信号電極に対する駆動信
号を形成する液晶表示駆動装置として広く利用できるも
のである。
号を形成する液晶表示駆動装置として広く利用できるも
のである。
第１図は、この発明の一実施例を示すブロック図、 第２図は、この発明の他の一実施例を示す要部ブロック
図、 第３図は、この発明に係る液晶表示駆動装置を用いた液
晶表示装置の一実施例を示すブロック図、 第４図は、この発明の更に他の一実施例を説明するため
の概略図である。 ＤＶ……駆動回路、ＦＦ１，ＦＦ２……ラッチ回路、Ｄ
ＣＲ……デコーダ、ＣＯＮＴ……カウンタ回路、ＥＸ１
〜ＥＸ４……一致／不一致回路、ＬＣＤ（ＵＬＣＤ，Ｄ
ＬＣＤ）……液晶表示パネル、ＲＤＲＶ……走査電極駆
動回路、ＣＤＲＶ，ＣＤＲＶ１，ＣＤＲＶ２……液晶表
示駆動装置（信号線電極駆動装置）
図、 第３図は、この発明に係る液晶表示駆動装置を用いた液
晶表示装置の一実施例を示すブロック図、 第４図は、この発明の更に他の一実施例を説明するため
の概略図である。 ＤＶ……駆動回路、ＦＦ１，ＦＦ２……ラッチ回路、Ｄ
ＣＲ……デコーダ、ＣＯＮＴ……カウンタ回路、ＥＸ１
〜ＥＸ４……一致／不一致回路、ＬＣＤ（ＵＬＣＤ，Ｄ
ＬＣＤ）……液晶表示パネル、ＲＤＲＶ……走査電極駆
動回路、ＣＤＲＶ，ＣＤＲＶ１，ＣＤＲＶ２……液晶表
示駆動装置（信号線電極駆動装置）
Claims (6)
- 【請求項１】シリアルに供給される表示用データが伝え
られる信号線に対して並列形態に設けられる複数のラッ
チ回路と、上記シリアルに供給される表示データと同期
したタイミング信号を計数するカウンタ回路と、このカ
ウンタ回路の計数出力を受けて上記複数からなるラッチ
回路における時系列的な表示データの取り込み順序を指
示する選択信号を形成するデコーダ回路と、上記複数の
ラッチ回路に取り込まれた表示データをパラレルに受け
てドットマトリックス構成の液晶表示パネルの信号線電
極に対応した液晶駆動信号を形成する駆動回路とを含
み、外部端子から供給される制御信号に従って上記カウ
ンタ回路の計数動作又はその出力信号を切り換えて複数
からなるラッチ回路における時系列的な表示データの取
り込み順序を一方向又はそれと逆方向に切り換える機能
を持たせたことを特徴とする液晶駆動装置。 - 【請求項２】上記カウンタ回路は、アップ／ダウンの双
方向カウンタ回路であり、上記外部端子からの制御信号
は選択的にアップ又はダウンの計数動作を切り換えるも
のと初期設定を行うものとからなることを特徴とする特
許請求の範囲第１項記載の液晶駆動装置。 - 【請求項３】上記カウンタ回路は、アップ又はダウンの
一方向の計数動作を行うものであり、その計数出力は、
一方の入力端子に上記外部端子から供給された制御信号
が供給された排他的論理和回路を通して切り換えられて
上記デコーダ回路に入力されるものであることを特徴と
する特許請求の範囲第１項記載の液晶駆動装置。 - 【請求項４】シリアルに供給される表示用データが伝え
られる信号線に対して並列形態に設けられる複数のラッ
チ回路と、上記シリアルに供給される表示データと同期
したタイミング信号を計数するカウンタ回路と、このカ
ウンタ回路の計数出力を受けて上記複数からなるラッチ
回路における時系列的な表示データの取り込み順序を指
示する選択信号を形成するデコーダ回路と、上記複数の
ラッチ回路に取り込まれた表示データをパラレルに受け
て液晶駆動信号を形成する駆動回路と、外部端子から供
給される制御信号に従って上記カウンタ回路の計数動作
又はその出力信号を切り換えて複数からなるラッチ回路
における時系列的な表示データの取り込み順序を一方向
又はそれと逆方向に切り換える手段とを含む液晶駆動装
置と、上記液晶駆動回路から出力される液晶駆動信号が
ドットマトリックス構成の信号線電極に供給された液晶
表示パネルとを備えてなることを特徴とする液晶表示装
置。 - 【請求項５】上記液晶表示パネルは、実質的に２つの液
晶表示パネルの信号線電極が延長されるように縦積に組
み合わされ、上側と下側の液晶表示パネルに対して上記
液晶駆動装置が設けられるとともに、それぞれに対応し
た外部制御信号により両液晶駆動装置の複数からなるラ
ッチ回路における時系列的な表示データの取り込み順序
が互いに逆方向に指定されてなることを特徴とする特許
請求の範囲第４項記載の液晶表示装置。 - 【請求項６】上記液晶表示パネルは、奇数番目と偶数番
目の信号線電極に対する信号入力電極が上下に振り分け
られるものであり、この上下に振り分けられた信号入力
電極に対応してそれぞれ上記液晶駆動装置が設けられる
とともに、それぞれに対応して外部制御信号により両液
晶駆動装置の複数からなるラッチ回路における時系列的
な表示データの取り込み順序が互いに逆方向に指定され
てなることを特徴とする特許請求の範囲第４項記載の液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242030A JPH0654416B2 (ja) | 1983-12-23 | 1983-12-23 | 液晶駆動装置とそれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242030A JPH0654416B2 (ja) | 1983-12-23 | 1983-12-23 | 液晶駆動装置とそれを用いた液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134292A JPS60134292A (ja) | 1985-07-17 |
| JPH0654416B2 true JPH0654416B2 (ja) | 1994-07-20 |
Family
ID=17083221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242030A Expired - Lifetime JPH0654416B2 (ja) | 1983-12-23 | 1983-12-23 | 液晶駆動装置とそれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654416B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2741194B2 (ja) * | 1985-01-28 | 1998-04-15 | セイコーエプソン株式会社 | 液晶駆動回路 |
| JPH0766252B2 (ja) * | 1986-05-13 | 1995-07-19 | 三洋電機株式会社 | 画像表示装置の駆動回路 |
| GB8728435D0 (en) * | 1987-12-04 | 1988-01-13 | Emi Plc Thorn | Display device |
| JPH08101669A (ja) | 1994-09-30 | 1996-04-16 | Semiconductor Energy Lab Co Ltd | 表示装置駆動回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247635A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method for transmitting informat ion |
| JPS54107221A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Series-parallel converter circuit for liquid crystal driving unit |
| JPS56144490A (en) * | 1980-04-14 | 1981-11-10 | Hitachi Ltd | Data memory |
| JPS5741694A (en) * | 1980-08-25 | 1982-03-08 | Sharp Kk | Electroluminescent display unit |
| JPS5875195A (ja) * | 1981-10-29 | 1983-05-06 | 株式会社東芝 | 表示装置 |
-
1983
- 1983-12-23 JP JP58242030A patent/JPH0654416B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60134292A (ja) | 1985-07-17 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |