JPS5845034B2 - マトリックスパネル駆動装置 - Google Patents

Description

【発明の詳細な説明】 本発明はマトリックスパネルの７駆動装置に関し、特に
小型で消費電力を少なくした駆動装置を提供することを
目的とする。

第１図のマトリックスパネル１は、奇数行目走査電極Ｘ
１．Ｘ３．Ｘ５．・・・・・・と偶数行目走査電極Ｘ２
． Ｘ４． Ｘ６．・・・・・・を有し、前記２種の走
査電極に走査信号を印加する端子が相対する位置に設け
られた構成となっている。

このような構成は走査回路と走査電極との結合を容易に
するために、特にマトリックスパネルの絵素ピッチが小
さいものに用いられている。

従来上記のようなＸ行Ｙ列のマトリックスパネルを駆動
する手段は、シフトレジスタ２に端子３から印加される
シリアル信号を′、端子４から印加されるクロック信号
で転送し、シフトレジスタ１の各段の出力をそれぞれ順
次Ｘ電極群に加えるものであった。

第２図には要部の波形を示し、第２図Ａは前記シリアル
信号で一走査期間ＴＨのパルス幅を有している。

同図Ｂはクロック信号で一周期が一走査期間である。

また同図Ｃ，Ｄはシフトレジスタ２の出力である。

近年のＩＣ技術の進歩により、上記駆動回路をはじめ周
辺回路がＩＣ化され、マ） ＩＪラックスネルの近傍に
配置される構成が多くなってきたが、第１図の構成では
結線にあたって引き廻し線が長くなり、またほとんどが
交叉し、配線のスペースが広くなる。

さらに基板に多数のスルーホールを形威しなければなら
なくなり、信頼性でも問題点がある。

そこでマトリックスパネルの例えば左右にＸ電極駆動用
ＩＣ１上下にＹ電極駆動用ＩＣを分離して配置する構成
が考えられるが、Ｘ電極を、駆動するシフトレジスタは
電力は偶数段目から出力をとり出し、一方は奇数段目か
ら出力をとり出すため実際には総段数の４を用いている
にすぎないというむだが生ずる。

これは全体の小型化をはかる上で、空間的にも消費電力
の面でもむだになるものである。

本発明は回路構成を十分に検討して簡素な構成を実現し
たものである。

以下に本発明になるマトリックスパネル駆動装置の一実
施例を示す。

第３図はマトリックスパネル５とその１駆動部の要部を
示したものである。

６，７はマトリックスパネル５のＸ電極を駆動する回路
部、８，９はＹ電極を駆動する回路部である。

なお、第４図にはマｌ−ＩＪソックスネル５の要部を、
第５図にはＹ電極を駆動する回路部の要部を示し、第６
図は第５図の説明に用いる要部波形図である。

また第７図はＸ電極を駆動する回路部に制御信号を印加
するための回路部、第８図にその動作を説明するための
波形図である。

第４図に示したマトリックスパネル５の要部において、
１０は液晶セル、１１は記憶用コンデンサ、１２はＭＯ
Ｓトランジスタであり、この３つの素子で一絵素が構成
されている。

次に第５図と第６図を用いてＹ電極の１駆動動作につい
て説明する。

第６図りのシリアル信号が端子１３からシフトレジスタ
ー４に印加され、端子１５のクロック信号にて駆動され
て順次シフトされたサンプリングパルス信号（第６図Ｅ
）を得る。

次に端子１６に加えられる第６図Ａのビデオ信号をサン
プリングして、第１のコンデンサー７にそのビデオ信号
に対応した電荷が蓄えられる。

次に水平のブランキング期間の前半に位置する放電パル
ス信号（第６図Ｂ）が端子１８に加わり、ＭＯＳトラン
ジスター９がそのパルス期間ＯＮ状態になり、第２のコ
ンデンサ２０に蓄えられた電荷を放電してキャンセルし
ておく。

次に第６図Ｃに示す、水平のブランキング期間の後半に
位置する転送パルス信号が端子２１に加わって一対のＭ
ＯＳトランジスタ２２がＯＮ状態になり、第１のコンデ
ンサー７に蓄えられた電荷が第２のコンデンサ２０に転
送される。

そして増幅器２３を経て、第６図Ｆに示す様にサンプル
ホールドされた信号がＹ電極に印加され、Ｘ電極に加え
られる走査信号により、ＭＯＳ）ランジヌタ１２がＯＮ
状態になり、第６図Ｆのサンプルホールドされた信号が
選択されて記憶用コンデンサー１に電荷が蓄積され、次
にＭＯ８Ｉ−ランジスタ１２がＯＮになるまで、液晶セ
ル１０をその記憶した電荷で駆動し続けることによって
表示を行なう。

ここで２つの問題がある。

ひとつは第６図Ｆに示すサンプルホールドされた信号か
ら明らかなように、この信号をＸ電極の信号で選択する
とき、少くとも放電期間を選択してはいけないこと、他
のひとつは、ＭＯ８Ｉ−ランジスタ１２がＯＮからＯＦ
Ｆに変わる立ち下がり時間が長いため、この立ち下がり
時間の長さを考慮してサンプルホールドされた信号で放
電期間のレベルが記憶用コンデンサー１に記憶されない
ようにする必要があることである。

これらの問題点を考慮したＸ電極の駆動方法を次に説明
する。

まず回路構成は、第３図の駆動回路部６，７に示すよう
にシフトレジスタ２４．２５の各段の出力を、その各段
に対応した２人力ＮＡＮＤの一方の入力端子に加わえ、
他方の入力端子は共通に結線されてそれぞれ共通端子２
６．２７に接続されている。

そして端子２８．２９にはシリアル入力信号が、端子３
０．３１にはクロック信号が印加される。

これらの端子に加える信号を得る回路の構成例を第７図
に示す。

第７図において端子３２には第８図Ａに示す水平駆動信
号ＨＤが印加され、フリップフロップ３３の出力Ｑ、Ｑ
より第８図Ｂ、Ｃに示す４に分周されかつ互いに位相が
反転した２つの信号を得る。

−力前記水平駆動信号ＨＤにより単安定マルチ３４をト
リガして、パルス幅Ｔａのパルス列信号第８図Ｈを得る
。

パルス幅Ｔａは可変抵抗３５により第４図のＭＯＳトラ
ンジスター２の立ち下がり時間を考慮して調整し決定す
る。

端子３６には第８図Ｇに示す放電パルス信号を印加する
。

この信号は、第６図の駆動回路の端子１８に印加する、
第６図Ｂに示した信号と同じものである。

そしてフリップフロップ３３のＱ出力（第８図Ｂ）と単
安定マルチ３４の出力（第８図Ｈ）と放電パルス信号（
第８図Ｇ）とを３人力ＡＮＤ回路３７に加えて、第８図
Ｊに示す第１の共通パルス列信号を得る。

−力フリップフロップ３３のＱ出力（第８図Ｃ）と単安
定マルチ３４の出力（第８図Ｈ）と放電パルス信号（第
８図Ｇ）とを３人力ＡＮＤ回路３８に加えて、第８図Ｋ
に示す第２の共通パルス列信号を得る。

次に端子３９に垂直駆動信号ＶＤ（図示せず）を加え、
Ｄ型フリップフロップ４０，４１，４２をフリップフロ
ップ３３のＱ出力で駆動して、Ｄ型フリップフロップ４
１のＱ出力とＤ型フリップフロップ４２のＱ出力とをＡ
ＮＤ回路４３に加え、第８図りに示すシリアル入力信号
を得る。

したがって第３図において、端子２Ｂ、２９に第８図り
に示すシリアル入力信号を加え、端子３０．３１に第８
図Ｂに示すクロック信号を加え、立ち上がり時で第１、
第２のシフトレジスタ２４゜２５を駆動して、両シフト
レジスタの１段目には第８図Ｅに示す出力を、２段目に
は第８図Ｆに示す出力を得る。

以後順次クロック信号に応じてシフトした出力を得る。

共通端子２６には第８図Ｊに示した第１の共通パルス列
信号を、共通端子２７には第８図Ｋに示した第２の共通
パルス列信号を加える。

シフトレジスタ２４の１段目の出力と第１の共通パルス
列信号とをＮＡＮＤ回路４４に加え、第８図りに示す、
走査パルス信号を得て走査電極Ｘ、に加える。

次にシフトレジスタ２４の２段目の出力と第１の共通パ
ルス列信号とをＮＡＮＤ回路４５に加え、走査電極Ｘ３
に加えるべき第８図Ｎに示す走査パルス信号を得る。

同様にしてシフトレジスタ２５の１段、２段、・・・・
・・の出力と第２の共通パルス列信号とをＮＡＮＤ回路
４６．４７．・・・・・・に加えることにより、走査電
極Ｘ２．Ｘ４・・・・・・に加えるべき第８図Ｍ、０・
・・・・・に示す走査パルス信号を得る。

上記の実施例ではＮＡＮＤ回路４４，４５．・・・・・
・がシフトレジスタ２４の出力と共通パルス列信号とを
入力し、このＮＡＮＤ回路の出力をＸ電極に導く構成で
あるため、ＭＯＳトランジスタ１２の立ち下がり時間を
考慮し、サンプルホールドされた信号（第６図Ｆ）の少
なくとも放電期間の信号レベルを選択しないようにシフ
トレジスタの出力パルス幅を容易に制限することができ
る。

即ち各絵素にスイッチ素子を設けたマｌ−ＩＪソックス
ネルを、駆動するにあたり、シフトレジスタの出力パル
ス幅を狭くしてスイッチ素子の応答の遅れを補償してマ
トリックスパネル上の画像を鮮明にすることが可能とな
った。

また本実施例はスイッチ素子に用いたときの応答性の悪
さのため従来用いられなかったＣＭＯ８の構成を採用す
ることができ、このとき消費電力を半減させることがで
きた。

さらにマトリックスパネルと駆動回路ＩＣ（周辺回路Ｉ
Ｃと走査回路ＩＣ）との配置等の問題についても解決さ
れ、配線スペースが少なくてすみ、また実装も容易であ
るなど工業的な利点も得られた。

以上のように本発明は、小型化と省電力化を実現し、ま
た得られる画像も解明にすることが可能な優れたマトリ
ックスパネルの、駆動装置を提供するものである。

【図面の簡単な説明】

第１図は従来のマｌ−ＩＪラックスネルとその、駆動装
置の要部構成図、第２図は第１図の要部波形図、第３図
は本発明のマトリックスパネル駆動装置の一実施例を示
す要部構成図、第４図はマトリックスパネルの要部構成
図、第５図はＹ電極を駆動する回路部の構成図、第６図
は第５図の要部波形図、第７図は制御信号を発生する回
路部の構成図、第８図は本実施例の要部波形図である。 ５・・・・・・・・・マトリックスパネル、６，７・・
・・・・・・・Ｘ電極を駆動する回路部、８，９・・・
・・・・・・Ｙ電極を駆動する回路部、１１・・・・・
・・・・記憶用コンデンサ、１２・・・・・・・・・Ｍ
ＯＳトランジスタ、２４．２５・・・・・・・・・シフ
トレジスタ、４４，４５，４６，４７・・・・・・・・
・ＮＡＮＤ回路。

Claims (1)

【特許請求の範囲】
1. １ 液晶セルと、前記液晶セルに印加する信号を蓄積す
   る記憶素子と、前記記憶素子に前記印加する信号を転送
   するスイッチング素子とによりなる絵素をＸ行Ｙ列に配
   置してマトリックスパネルを形威し、前記マｌ−ＩＪラ
   ックスネルの奇数行目のＸ電極への信号印加端子と偶数
   行目のＸ電極への信号印加端子を相対する位置に形威し
   、前記奇数行のＸ電極用のシフトレジスタおよびその各
   段に一端子が接続された論理積回路群と、前記偶数行目
   のＸ電極用のシフトレジスタおよびその各段に一端が接
   続された論理積回路群とを備え、前記２つのシフトレジ
   スタに２走査期間幅の同じシリアル信号を印加して一周
   期が２走査期間の同じクロック信号により１駆動させ、
   奇数行用の前記論理積回路群の他方の端子に共通に一走
   査期間幅より短い第１のパルス列信号を印加し、偶数行
   用の前記論理回路群の他方の端子には共通に、前記第１
   のパルス列信号と位相が１８００異なる第２のパルス列
   信号を印加したことを特徴とするマトリックスパネル駆
   動装置。