JPH0654423B2 - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPH0654423B2 JPH0654423B2 JP61136744A JP13674486A JPH0654423B2 JP H0654423 B2 JPH0654423 B2 JP H0654423B2 JP 61136744 A JP61136744 A JP 61136744A JP 13674486 A JP13674486 A JP 13674486A JP H0654423 B2 JPH0654423 B2 JP H0654423B2
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- JP
- Japan
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- true
- video signal
- luminance
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/10—Intensity circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は文字や図形等の映像信号とこの映像信号に輝
度と与える輝度信号とを同期を合わせて取出し、上記映
像信号と輝度信号の論理をとつて映像信号の輝度を制御
する表示制御装置に関する。
度と与える輝度信号とを同期を合わせて取出し、上記映
像信号と輝度信号の論理をとつて映像信号の輝度を制御
する表示制御装置に関する。
従来のこの種の表示制御装置を第６図ないし第９図を用
いて説明する。
いて説明する。
第６図は従来の表示制御装置の構成図で、図において、
１は映像信号を発生する映像信号発生器、２は輝度信号
を発生する輝度信号発生器、３は映像信号発生器１から
発生する映像信号と輝度信号発生器２から発生する輝度
信号の同期をとる同期信号を発生する同期化信号発生
器、４は映像信号発生器１から発生する映像信号と輝度
信号発生器２から発生する輝度信号の同期をとるため映
像信号と輝度信号をラッチして出力するデータラッチ回
路、５は同期化された映像信号を出力するデータラッチ
回路４の映像信号線、６は同じく同期化された輝度信号
を出力するデータラッチ回路４の輝度信号線である。
１は映像信号を発生する映像信号発生器、２は輝度信号
を発生する輝度信号発生器、３は映像信号発生器１から
発生する映像信号と輝度信号発生器２から発生する輝度
信号の同期をとる同期信号を発生する同期化信号発生
器、４は映像信号発生器１から発生する映像信号と輝度
信号発生器２から発生する輝度信号の同期をとるため映
像信号と輝度信号をラッチして出力するデータラッチ回
路、５は同期化された映像信号を出力するデータラッチ
回路４の映像信号線、６は同じく同期化された輝度信号
を出力するデータラッチ回路４の輝度信号線である。
また第７図は第６図における映像信号発生器１の詳細な
構成図で、図において１７は映像を記憶しているメモ
リ、１８はメモリ１７に記憶されている映像を取出すた
めのアドレスを発生するアドレス発生器、１９はアドレ
ス発生器１８からの出力によりメモリ１７から取り出し
た映像のパラレル信号をシリアル信号に変換し、映像信
号として出力する並列直列変換器である。
構成図で、図において１７は映像を記憶しているメモ
リ、１８はメモリ１７に記憶されている映像を取出すた
めのアドレスを発生するアドレス発生器、１９はアドレ
ス発生器１８からの出力によりメモリ１７から取り出し
た映像のパラレル信号をシリアル信号に変換し、映像信
号として出力する並列直列変換器である。
また第８図は第６図における輝度信号発生器２の詳細な
構成図で、図において２２は輝度を記憶しているメモ
リ、２３はメモリ２２に記憶されている輝度を取出すた
めのアドレスを発生するアドレス発生器、２４はアドレ
ス発生器２３からの出力によりメモリ２２から取り出し
た輝度のパラレル信号をシリアル信号に変換し、輝度信
号として出力する並列直列変換器である。
構成図で、図において２２は輝度を記憶しているメモ
リ、２３はメモリ２２に記憶されている輝度を取出すた
めのアドレスを発生するアドレス発生器、２４はアドレ
ス発生器２３からの出力によりメモリ２２から取り出し
た輝度のパラレル信号をシリアル信号に変換し、輝度信
号として出力する並列直列変換器である。
また第９図は第６図における同期化信号発生器３の詳細
な構成図で、図において２７は３段に直列接続されたＣ
ＭＯＳ型のインバータ、２９，３０は第１段及び第３段
のインバータ２７の入力端と出力端の間に直列に接続さ
れた第１，第２の抵抗２８は第２段及び第３段のインバ
ータ２７の接続端と第１，第２の抵抗２９，３０の接続
端の間に介在されたコンデンサである。
な構成図で、図において２７は３段に直列接続されたＣ
ＭＯＳ型のインバータ、２９，３０は第１段及び第３段
のインバータ２７の入力端と出力端の間に直列に接続さ
れた第１，第２の抵抗２８は第２段及び第３段のインバ
ータ２７の接続端と第１，第２の抵抗２９，３０の接続
端の間に介在されたコンデンサである。
次にこのように構成された従来の表示制御装置の動作を
説明する。
説明する。
まず映像信号発生器１では、映像を記憶しているメモリ
１７をアドレス発生器１８から出力するアドレスでアク
セスし、パラレル信号からなる映像を取り出す。取り出
されたパラレル信号からなる映像は並列直列変換器１９
によつてシリアル信号からなる映像に変換され、時系列
パルスからなる映像信号としてデータラッチ回路４に出
力される。
１７をアドレス発生器１８から出力するアドレスでアク
セスし、パラレル信号からなる映像を取り出す。取り出
されたパラレル信号からなる映像は並列直列変換器１９
によつてシリアル信号からなる映像に変換され、時系列
パルスからなる映像信号としてデータラッチ回路４に出
力される。
この場合アドレス発生器１８及び並列直列変換器１９の
動作は同期化信号発生器３から出力されるパルスと同期
して行なわれる。同様に輝度信号発生器２では、輝度を
記憶しているメモリ２２をアドレス発生器２３から出力
するアドレスでアクセスし、パラレル信号からなる輝度
を取り出す。
動作は同期化信号発生器３から出力されるパルスと同期
して行なわれる。同様に輝度信号発生器２では、輝度を
記憶しているメモリ２２をアドレス発生器２３から出力
するアドレスでアクセスし、パラレル信号からなる輝度
を取り出す。
取り出されたパラレル信号からなる輝度は並列直列変換
器２４によつてシリアル信号からなる輝度に変換され、
輝度信号としてデータラッチ回路４に出力される。
器２４によつてシリアル信号からなる輝度に変換され、
輝度信号としてデータラッチ回路４に出力される。
一方同期化信号発生器３ではインバータ２７を３段に接
続した直列回路と第１,第２の抵抗２８，３０とコンデ
ンサ２９とから発振回路が構成され、所定周波数のパル
スがデータラッチ回路４に出力される。
続した直列回路と第１,第２の抵抗２８，３０とコンデ
ンサ２９とから発振回路が構成され、所定周波数のパル
スがデータラッチ回路４に出力される。
ここでデータラッチ回路４は同期化信号発生器３から出
力される所定周波数のパルスに基づいて映像信号発生器
１から出力される映像信号と輝度信号発生器２から出力
される輝度信号との同期をとり、それぞれ映像信号線
５，輝度信号線６を介して同期をとつた映像信号と輝度
信号を出力する。
力される所定周波数のパルスに基づいて映像信号発生器
１から出力される映像信号と輝度信号発生器２から出力
される輝度信号との同期をとり、それぞれ映像信号線
５，輝度信号線６を介して同期をとつた映像信号と輝度
信号を出力する。
次に映像信号と輝度信号との関係を第１０図を用いて説
明する。
明する。
第１０図は映像信号，輝度信号，同期化信号の波形図で
ある。図に示すように映像信号、輝度信号共に同期化信
号の１周期を基本周期とした時、その真，偽のパルス巾
は基本周期の整数倍であり、位相も合つている。
ある。図に示すように映像信号、輝度信号共に同期化信
号の１周期を基本周期とした時、その真，偽のパルス巾
は基本周期の整数倍であり、位相も合つている。
第１１図は第１０図における同期化信号の１周期の波形
を拡大した図で、図に示すように映像信号，輝度信号の
パルスの立上り、立下りにはある時間が必要であり、０
にはなり得ないため、完全な方形波ではなく、波形が歪
んでいる。
を拡大した図で、図に示すように映像信号，輝度信号の
パルスの立上り、立下りにはある時間が必要であり、０
にはなり得ないため、完全な方形波ではなく、波形が歪
んでいる。
次に従来の表示制御装置の他の例を第１２図を基に説明
する。
する。
第１２図は従来の表示制御装置の他の構成を示す構成図
で、図において７，８は映像信号線５及び輝度信号線６
の途中に介在されたコイルとコンデンサとから構成され
た低域ろ波器である。
で、図において７，８は映像信号線５及び輝度信号線６
の途中に介在されたコイルとコンデンサとから構成され
た低域ろ波器である。
この構成列は近年ＥＭＩ（電波妨害）の防止が求められ
るようになつて来たため、例えば外部インターフェイス
部分等に高周波が伝わらないように低域３波器７，８を
設けたものである。
るようになつて来たため、例えば外部インターフェイス
部分等に高周波が伝わらないように低域３波器７，８を
設けたものである。
この場合第１１図に示す映像信号及び輝度信号のパルス
の立ち上り、立ち下り時間Tr,Tf はさらに大きいものと
なる。
の立ち上り、立ち下り時間Tr,Tf はさらに大きいものと
なる。
次に映像信号と輝度信号の論理との表示状態の関係を第
１３図を基に説明する。
１３図を基に説明する。
第１３図は映像信号と輝度信号の論理との表示状態の関
係を表わす図で、図に示すように映像信号の論理が偽の
場合には表示は行なわれず、輝度信号の論理は無視され
る。映像信号の論理が真の場合、輝度信号は有意とな
り、輝度信号の論理により表示の輝度が変化することが
論理上要求されている。
係を表わす図で、図に示すように映像信号の論理が偽の
場合には表示は行なわれず、輝度信号の論理は無視され
る。映像信号の論理が真の場合、輝度信号は有意とな
り、輝度信号の論理により表示の輝度が変化することが
論理上要求されている。
以上説明したように従来の表示制御装置では、映像信号
が偽で輝度信号が真の場合、無表示となることが論理上
要求されるが信号に立上り、立下り時間があるために、
第１４図に示す様に、表示装置側での制御装置出力信号
のあるレベルをスレッシュとして、パルス波に変換する
過程において、両信号が共に真となる期間Tl1，Tl2が発
生する。この時間Tl1,Tl2 が表示装置の応答時間より大
きければ、この期間は高輝表示となつて無表示とはなら
ず異常表示を生じるという欠点があつた。
が偽で輝度信号が真の場合、無表示となることが論理上
要求されるが信号に立上り、立下り時間があるために、
第１４図に示す様に、表示装置側での制御装置出力信号
のあるレベルをスレッシュとして、パルス波に変換する
過程において、両信号が共に真となる期間Tl1，Tl2が発
生する。この時間Tl1,Tl2 が表示装置の応答時間より大
きければ、この期間は高輝表示となつて無表示とはなら
ず異常表示を生じるという欠点があつた。
この発明は上記のような問題点を解消するためになされ
たもので、出力信号の論理の組合せの全てにおいて論理
的に決定された通りの表示が得られる装置を得ることを
目的とする。
たもので、出力信号の論理の組合せの全てにおいて論理
的に決定された通りの表示が得られる装置を得ることを
目的とする。
このためこの発明にかかる表示制御装置は一方の信号が
真で他方の信号が偽である時は真である信号が偽である
信号の期間内に入るようにするとともに信号の真である
期間の前後の一定時間を偽とし、かつ各信号の論理が両
方とも真または偽である時は両方の信号の真または偽の
期間を等しくなるように調整するパルス巾調整器を備え
たことを特徴とするものである。
真で他方の信号が偽である時は真である信号が偽である
信号の期間内に入るようにするとともに信号の真である
期間の前後の一定時間を偽とし、かつ各信号の論理が両
方とも真または偽である時は両方の信号の真または偽の
期間を等しくなるように調整するパルス巾調整器を備え
たことを特徴とするものである。
この発明にかかるパルス巾調整器１３，１４は一方の信
号が真で他方の信号が偽である時は真である信号が偽で
ある信号の期間内に入るようにするとともに信号の真で
ある期間の前後の一定時間を偽とする。また各信号の論
理が両方とも真または偽である時は両方の信号の真また
は偽の期間を等しくなるように調整する。
号が真で他方の信号が偽である時は真である信号が偽で
ある信号の期間内に入るようにするとともに信号の真で
ある期間の前後の一定時間を偽とする。また各信号の論
理が両方とも真または偽である時は両方の信号の真また
は偽の期間を等しくなるように調整する。
以下図面にもとづいて本発明の一実施例を説明する。第
１図は本発明の一実施例を示す構成図で、図において１
〜６は従来と同一の構成要素、１３,１４は映像信号線
５及び輝度信号線６の途中に介在されたパルス巾調整器
である。
１図は本発明の一実施例を示す構成図で、図において１
〜６は従来と同一の構成要素、１３,１４は映像信号線
５及び輝度信号線６の途中に介在されたパルス巾調整器
である。
このパルス巾調整器１３はデータラッチ回路４から出力
される映像信号を遅延して伝える遅延回路１１と、デー
タラッチ回路４から出力される映像信号と遅延回路１１
を介して遅延された映像信号との論理積をとる論理積素
子９とで構成されている。
される映像信号を遅延して伝える遅延回路１１と、デー
タラッチ回路４から出力される映像信号と遅延回路１１
を介して遅延された映像信号との論理積をとる論理積素
子９とで構成されている。
同様にパルス巾調整器１４はデータラッチ回路４から出
力される輝度信号を遅延して伝える遅延回路１４と、デ
ータラッチ回路４から出力される輝度信号と遅延回路１
４を介して遅延された輝度信号との論理積をとる論理積
素子１０とで構成されている。
力される輝度信号を遅延して伝える遅延回路１４と、デ
ータラッチ回路４から出力される輝度信号と遅延回路１
４を介して遅延された輝度信号との論理積をとる論理積
素子１０とで構成されている。
次に遅延回路１１，１２の構成例を第２図及び第３図に
示す。
示す。
第２図は遅延線素子を用いて遅延回路１１，１２を構成
したものを示し、第３図は抵抗１５とコンデンサ１６と
を用いてＴ型回路からなる遅延回路を構成したものを示
している。
したものを示し、第３図は抵抗１５とコンデンサ１６と
を用いてＴ型回路からなる遅延回路を構成したものを示
している。
次にこのように構成された本発明の動作を説明する。
データラッチ回路４から位相の合つた映像信号及び輝度
信号が出力され、それぞれパルス巾調整器１３，１４に
入力されるとパルス巾調整器１３,１４は以下の動作を
行つて映像信号及び輝度信号を出力する。
信号が出力され、それぞれパルス巾調整器１３，１４に
入力されるとパルス巾調整器１３,１４は以下の動作を
行つて映像信号及び輝度信号を出力する。
すなわちパルス巾調整器１３，１４に入力された信号は
２分され、一方は論理積素子５，１０に入り、他方は遅
延回路１１，１２に入る。遅延回路１１，１２に入力さ
れた信号は立上り、立下り部分で各々時間Td1，Td2 の
遅延を受けた後、論理積素子９，１０のもう一方の入力
端子に入力される。論理積素子９，１０に入力された２
つの信号は、論理積が取られ、真の期間が短かく、偽の
期間が長くなつた信号として映像信号線５，輝度信号線
６に出力される。この信号は位相が合つているため、
真，偽それぞれの期間は等しい。従つて両信号が真・真
である期間は高輝度表示となり、偽・偽である期間は無
表示となる。この時の映像信号と輝度信号の関係を示す
波形図を第４図に示す。第４図に示すように映像信号と
輝度信号の位相が合つているため、信号の立上り、立下
り時間が変化しても、またスレッシュレベルが変化して
も、パルス巾が変化するだけで表示は正常に行なわれ
る。また映像信号と輝度信号とが互いに真，偽の組合せ
である場合には第５図に示すようになる。
２分され、一方は論理積素子５，１０に入り、他方は遅
延回路１１，１２に入る。遅延回路１１，１２に入力さ
れた信号は立上り、立下り部分で各々時間Td1，Td2 の
遅延を受けた後、論理積素子９，１０のもう一方の入力
端子に入力される。論理積素子９，１０に入力された２
つの信号は、論理積が取られ、真の期間が短かく、偽の
期間が長くなつた信号として映像信号線５，輝度信号線
６に出力される。この信号は位相が合つているため、
真，偽それぞれの期間は等しい。従つて両信号が真・真
である期間は高輝度表示となり、偽・偽である期間は無
表示となる。この時の映像信号と輝度信号の関係を示す
波形図を第４図に示す。第４図に示すように映像信号と
輝度信号の位相が合つているため、信号の立上り、立下
り時間が変化しても、またスレッシュレベルが変化して
も、パルス巾が変化するだけで表示は正常に行なわれ
る。また映像信号と輝度信号とが互いに真，偽の組合せ
である場合には第５図に示すようになる。
すなわちデータラッチ回路４から出力された信号はパル
ス巾調整器に入りその信号とその信号の立上り、立下り
が各々時間Td1，Td2遅延した信号との論理積の信号が映
像信号線５，輝度信号線６に得られる。遅延回路では入
力された信号の立上りと立下りが各々時間Td1，Td2遅延
を受けるが、論理積素子により元の信号との論理積が取
られるため、元の信号とは立上りのみが遅延した信号が
得られる。これをある一定のスレッシュレベルで２値判
定すると、第５図に示すような信号が得られる。この信
号はその論理が真である期間が、偽である信号の期間よ
りも、遅延回路の遅延時間およびスレッシュレベルによ
つて決まる一定の時間Td3,Td4 の和（Td3＋Td4）だけ短
かく、かつ偽である信号の偽である期間内にあつて真で
ある信号の真である期間の前後の一定時間が偽であるよ
うな信号が得られる。
ス巾調整器に入りその信号とその信号の立上り、立下り
が各々時間Td1，Td2遅延した信号との論理積の信号が映
像信号線５，輝度信号線６に得られる。遅延回路では入
力された信号の立上りと立下りが各々時間Td1，Td2遅延
を受けるが、論理積素子により元の信号との論理積が取
られるため、元の信号とは立上りのみが遅延した信号が
得られる。これをある一定のスレッシュレベルで２値判
定すると、第５図に示すような信号が得られる。この信
号はその論理が真である期間が、偽である信号の期間よ
りも、遅延回路の遅延時間およびスレッシュレベルによ
つて決まる一定の時間Td3,Td4 の和（Td3＋Td4）だけ短
かく、かつ偽である信号の偽である期間内にあつて真で
ある信号の真である期間の前後の一定時間が偽であるよ
うな信号が得られる。
以上説明したようにこの発明にかかる表示制御装置は、
一方の信号が真で他方の信号が偽である時は真である信
号が偽である信号の期間内に入るようにするとともに信
号の真である期間の前後の一定時間を偽とし、かつ各信
号の論理が両方とも真または偽である時は両方の信号の
真または偽の期間を等しくなるように調整するパルス巾
調整器を備えたので、信号の論理が真・偽の組合せにお
いても、偽の期間より真の期間を短かくかつ真である期
間の前後に偽である時間があるので信号の立上り、立下
りにおいて両信号が共に真となることがなく論理通りの
表示が得られる。
一方の信号が真で他方の信号が偽である時は真である信
号が偽である信号の期間内に入るようにするとともに信
号の真である期間の前後の一定時間を偽とし、かつ各信
号の論理が両方とも真または偽である時は両方の信号の
真または偽の期間を等しくなるように調整するパルス巾
調整器を備えたので、信号の論理が真・偽の組合せにお
いても、偽の期間より真の期間を短かくかつ真である期
間の前後に偽である時間があるので信号の立上り、立下
りにおいて両信号が共に真となることがなく論理通りの
表示が得られる。
第１図は本発明の一実施例を示す構成図、第２図は遅延
線素子を用いて遅延回路を構成した図、第３図は抵抗と
コンデンサとを用いてＴ型回路からなる遅延回路を構成
した図、第４図は映像信号の一方の信号が真で他方の信
号が偽である時の映像信号と輝度信号の関係を表わす波
型図、第５図は映像信号と輝度信号とが互いに真，偽の
組合せである場合の映像信号と輝度信号の関係を表わす
波形図、第６図は従来の表示制御装置の構成図、第７図
は第６図における映像信号発生器の詳細な構成図、第８
図は第６図における輝度信号発生器の詳細な構成図、第
９図は第６図における同期化信号発生器の詳細な構成
図、第１０図は映像信号，輝度信号，同期化信号の波形
図、第１１図は第１０図における同期化信号の１周期の
波形を拡大した図、第１２図は従来の表示制御装置の他
の構成を示す構成図、第１３図は映像信号と輝度信号の
論理と表示状態の関係を表わす図、第１４図は従来の表
示制御装置の問題点を示すための波形図である。 図において１は映像信号発生器、２は輝度信号発生器、
３は同期化信号発生器、４はデータラッチ、５は映像信
号線、６は輝度信号線、７，８は低域３波器、９，１０
は論理積素子、１１，１２は遅延回路、１３，１４はパ
ルス巾調整器、１５は抵抗、１６はコンデンサである。
線素子を用いて遅延回路を構成した図、第３図は抵抗と
コンデンサとを用いてＴ型回路からなる遅延回路を構成
した図、第４図は映像信号の一方の信号が真で他方の信
号が偽である時の映像信号と輝度信号の関係を表わす波
型図、第５図は映像信号と輝度信号とが互いに真，偽の
組合せである場合の映像信号と輝度信号の関係を表わす
波形図、第６図は従来の表示制御装置の構成図、第７図
は第６図における映像信号発生器の詳細な構成図、第８
図は第６図における輝度信号発生器の詳細な構成図、第
９図は第６図における同期化信号発生器の詳細な構成
図、第１０図は映像信号，輝度信号，同期化信号の波形
図、第１１図は第１０図における同期化信号の１周期の
波形を拡大した図、第１２図は従来の表示制御装置の他
の構成を示す構成図、第１３図は映像信号と輝度信号の
論理と表示状態の関係を表わす図、第１４図は従来の表
示制御装置の問題点を示すための波形図である。 図において１は映像信号発生器、２は輝度信号発生器、
３は同期化信号発生器、４はデータラッチ、５は映像信
号線、６は輝度信号線、７，８は低域３波器、９，１０
は論理積素子、１１，１２は遅延回路、１３，１４はパ
ルス巾調整器、１５は抵抗、１６はコンデンサである。
Claims (2)
- 【請求項１】文字や図形等の映像信号とこの映像信号に
輝度と与える輝度信号とを同期を合わせて取出し、上記
映像信号と輝度信号の論理をとつて映像信号の輝度を制
御する表示制御装置において、 一方の信号が真で他方の信号が偽である時は真である信
号が偽である信号の期間内に入るようにするとともに信
号の真である期間の前後の一定時間を偽とし、かつ各信
号の論理が両方とも真または偽である時は両方の信号の
真または偽の期間を等しくなるように調整するパルス巾
調整器を備えたことを特徴とする表示制御装置。 - 【請求項２】上記パルス巾調整器は信号を一定時間遅延
する遅延回路と、遅延回路に入力される信号と遅延回路
から出力される遅延された信号との論理積をとる論理積
素子とからなることを特徴とする特許請求の範囲第１項
記載の表示制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136744A JPH0654423B2 (ja) | 1986-06-12 | 1986-06-12 | 表示制御装置 |
| US07/058,906 US4799051A (en) | 1986-06-12 | 1987-06-05 | Display control apparatus |
| GB8713554A GB2191667B (en) | 1986-06-12 | 1987-06-10 | Display control apparatus |
| CA000539494A CA1298672C (en) | 1986-06-12 | 1987-06-11 | Display control apparatus |
| DE19873719690 DE3719690A1 (de) | 1986-06-12 | 1987-06-12 | Anzeigesteuerung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136744A JPH0654423B2 (ja) | 1986-06-12 | 1986-06-12 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293281A JPS62293281A (ja) | 1987-12-19 |
| JPH0654423B2 true JPH0654423B2 (ja) | 1994-07-20 |
Family
ID=15182489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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