JPH0654862B2 - 波形信号発生回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アップダウンカウンタを使用した波形信号発
生回路に関するものである。

［従来の技術］ 従来の波形信号発生回路は、第７図に示すように、クロ
ック信号発生回路１と、アップダウンカウンタ２と、Ｄ
／Ａ変換器３との組み合せから成る。この回路によれ
ば、クロック信号の計数に対応したディジタル波形信号
がアップダウンカウンタ２から得られ、Ｄ／Ａ変換器３
からはアナログ波形信号が得られる。

ところで、波形の周期（周波数）を一定に保って、アッ
プカウント動作期間Ｔa とダウンカウント動作期間Ｔb
との割合を変えた複数種の波形が要求されることがあ
る。この種の要求に応えるために第８図に示すようにク
ロック信号発生回路１アップダウンカウンタ２との間に
クロック切換回路４を設ける方式が知られている。この
方式のクロック切換回路４は、クロック信号発生回路１
に接続された1/10分周用の１０進カウンタ５と、同様に
クロック信号発生回路１に接続された1/4 分周及び1/16
分周用の１６進カウンタ６と、これ等の出力を選択する
ためのクロック信号選択回路７とから成る。波形信号の
周期Ｔa ＋Ｔb に対するアップカウント動作期間Ｔa の
割合をデューティと定義し、デューティ２０％の波形信
号を第８図の回路で得る場合には、クロック信号選択回
路７をアップダウンカウンタ２から得られるアップダウ
ン（Ｕ／Ｄ）信号で制御する。クロック信号選択回路７
は、アップダウンカウンタ２から得られるアップダウン
（Ｕ／Ｄ）信号に応答して、アップカウント動作中に1/
4 分周出力をアップダウンカウンタ２に与え、ダウンカ
ウント動作中に1/16分周出力をアップダウンカウンタ２
に与える。これにより、アップダウンカウンタ２からデ
ューティ２０％の波形信号が得られる。

一方、デューティ５０％の波形信号を得る時には、これ
を示す信号を５０％動作指示ライン８からクロック信号
選択回路７に与え、１０進カウンタ５の出力をアップダ
ウンカウンタ２に送る。この時には、アップカウント動
作期間Ｔa とダウンカウント動作期間Ｔb の両方で同一
の1/10分周信号がアップダウンカウンタ２に与えられ
る。

［発明が解決しようとする課題］ ところで、第８図の方式では、回路構成が複雑であるに
も拘らず２種類のデューティを得ることができるのみで
あり、多くのデューティを得ることができない。

そこで、本発明の目的は、デューティは異なるが、周期
（周波数）は同一の複数の波形信号を容易に得ることが
できる波形信号発生回路を提供することにある。

［課題を解決するための手段］ 上記目的を達成するための本発明は、アップダウンカウ
ンタ入力パルス発生回路と、このアップダウンカウンタ
入力パルス発生回路から発生したパルスを所定数だけア
ップカウントした後に所定数だけダウンカウントして波
形信号を発生するアップダウンカウンタとから成る波形
信号発生回路において、前記アップダウンカウンタ入力
パルス発生回路が、クロックパルス発生回路と、前記ク
ロックパルス発生回路から得られたクロックパルスを計
数するカウンタと、前記アップダウンカウンタから得ら
れる前記波形信号の周期に対するアップカウント動作期
間の割合（デューティ）を示すデューティ指示信号を発
生するデューティ指示信号発生回路と、前記アップダウ
ンカウンタに内蔵されているか又は独立に設けられてい
るものであって、前記アップダウンカウンタのアップカ
ウント動作とダウンカウント動作とを区別するアップダ
ウン信号を発生するアップダウン信号発生手段と、前記
デューティ指示信号と前記アップダウン信号とに基づい
てアドレス指定され、所望の波形信号を得るためのメモ
リ内容を出力するものであり、前記メモリ内容として、
前記アップダウン信号のアップカウント動作を示す信号
と前記デューティ指示信号の複数段階の値とに対応して
複数段階のアップカウント動作用デューティ指示値が書
き込まれており、且つ前記アップダウン信号のダウンカ
ウント動作を示す信号と前記デューティ指示信号の複数
段階の値とに対応して１００％のデューティを示す１０
０デューティ値から前記アップカウント動作用デューテ
ィ指示値を引いた値から成るダウンカウント動作用デュ
ーティ指示値が書き込まれているメモリと、前記カウン
タの出力値と前記メモリから読み出されたアップカウン
ト動作用及びダウンカウント動作用デューティ指示値と
を比較し、両者が一致した時に前記カウンタをクリアす
る比較器と、前記カウンタのクリアに同期して前記カウ
ンタから得られる特定の値又は前記比較器の一致出力を
前記アップダウンカウンタのカウント入力として与える
アップダウンカウンタの入力手段とから成ることを特徴
とする波形信号発生回路に係わるものである。

［作 用］ 上記発明によれば、カウンタのクリア時点を変えること
によってアップダウンカウンタの入力パルスの周期を変
えることができる。メモリには、あるデューティ指示信
号に対応して２種類の値（データ）が書き込まれてい
る。即ち、あるデューティ指示信号とアップカウント動
作を示す信号とに対応して目標とするデューティを示す
値（アップ用データ）が書き込まれ、またあるデューテ
ィ指示信号とダウンカウント動作を示す信号とに対応し
てデューティ１００％から目標デューティ値を引いた値
を示す値（ダウン用データ）が書き込まれている。メモ
リはアップカウント動作期間にアップ用データを出力
し、ダウン動作期間にダウン用データを出力す。比較器
はカウンタの出力とメモリ出力とを比較し、両信号が一
致した時に一致出力を発生する。アップ用データとダウ
ン用データとの値が異なる時には、比較器から得られる
一致出力パルスの周期も異なる。アップ用データとダウ
ン用データとの和が常に一定になるので、デューティ指
示信号を変えてもアップダウンカウンタから得られる波
形信号の周期は変化しない。

［実施例］ 次に、第１図〜第６図を参照して本発明の一実施例に係
わる波形信号発生回路を説明する。

この波形信号発生回路は、第１図に示すように、アップ
ダウンカウンタ入力パルス発生回路１１と、アップダウ
ンカウンタ１２と、Ｄ／Ａ変換器１３とから成る。アッ
プダウンカウンタ１２は、Ｎカウント（この実施例では
５００カウント）までアップカウントした後に、Ｎカウ
ント（５００カウント）までダウンカウントすることを
繰返すものである。また、アップダウンカウンタ１２
は、アップカウント動作期間Ｔa とダウンカウント動作
期間Ｔb とを示すアップダウン（Ｕ／Ｄ）信号発生回路
を内蔵し、ライン１４にこれを出力する。

アップダウンカウンタ入力パルス発生回路１１は、クロ
ックパルス発生回路１５と、カウンタ１６と、デューテ
ィ指示信号発生回路１７と、ＲＯＭ（リード・オンリー
・メモリ）１８と、ディジタル比較器１９と、アップダ
ウンカウンタ１２の入力手段としてのゲート回路２０と
から成る。クロックパルス発生回路１５は、第３図、第
４図及び第５図の（Ａ）に示す一定周期Ｔのクロックパ
ルスを発生する。カウンタ１６の入力端子ａはクロック
パルス発生回路１５に接続されているので、カウンタ１
６は第３図〜第５図（Ａ）のクロックパルスを計数して
出力端子ｂに第３図〜第５図（Ｂ）（Ｃ）（Ｄ）に示す
出力を発生する。デューティ指示信号発生回路１７は、
Ａ0 〜Ａ3 から成る４ビットの信号を第２図のＡ3 、Ａ
2 、Ａ1 、Ａ0 の欄に示すように発生する。このデュー
ティ指示信号Ａ0 〜Ａ3 は、第２図でＡ4 で示すアップ
ダウン信号と共にＲＯＭ１８のアドレス信号となる。

デューティ指示信号発生回路１７とアップダウン信号ラ
イン１４とが接続されている。ＲＯＭは、アドレス信号
に対応した多数のアドレスを有し、各アドレスに第２図
のメモリ内容の欄に示されている内容に対応した値（デ
ータ）が書き込まれている。なお、第２図のデューティ
の欄には、デューティ指示信号（Ａ0 〜Ａ3 ）で指示し
たデューティがパーセントで示されている。また、第２
図の中の×印は使用しないためにその内容が不明である
ことを示す。

ところで、第２図のアドレス信号Ａ0 〜Ａ4 とメモリ内
容との関係から明らかになるように、アップカウント動
作期間Ｔa であるためにビットＡ4 が０の時には、デュ
ーティ指示信号Ａ0 〜Ａ3 が増大するに従って、メモリ
内容も１から９の間で増大している。一方、ダウンカウ
ント動作期間Ｔb のためにビットＡ4 が１の時には、デ
ューティ指示信号Ａ0 〜Ａ3 が増大するに従って、メモ
リ内容が９から１の間で減少している。アップカウント
動作期間中のあるデューティ指示信号に対応するメモリ
内容と、ダウンカウント動作期間中のあるデューティ指
示信号に対応するメモリ内容との加算値は常に１０であ
る。従って、アップカウント動作期間中のあるデューテ
ィ指示信号に対応するメモリ内容は、アップ用デューテ
ィデータであり、ダウンカウント動作期間中のあるデュ
ーティ指示信号に対応するメモリ内容は、１００％デュ
ーティ値からアップ用デューティ値を引いた値に相当す
るダウン用デューティデータである。

比較器１９の一方の入力端子ｄはＲＯＭ１８の出力端子
に接続され、他方の入力端子ｅはカウンタ１６の出力端
子ｂに接続され、比較出力端子ｆはカウンタ１６のクリ
ア端子ｃに接続されている。

ゲート回路２０の一方の入力端子はカウンタ１６の出力
端子ｂに接続され、他方の入力端子はクロックパルス発
生回路１５に接続され、出力端子はアップダウンカウン
タ１２のカウント入力端子に接続されている。

［動 作］ デューティ指示信号発生回路１７からデューティ指示信
号［Ａ3 、Ａ2 、Ａ1 、Ａ0 ］として［０１０１］をＲ
ＯＭ１８に与え、且つＲＯＭ１８にアップダウン信号Ａ
4 としてアップカウント動作を指示する０が入力してい
るとすれば、第２図の［００１０１］に対応するアドレ
スに書き込まれているメモリ内容５が読み出される。こ
のメモリ内容５は勿論ディジタル値で出力され、比較器
１９に入力する。カウンタ１６は第３図（Ａ）に示すク
ロックパルスを計数し、第３図（Ｂ）（Ｃ）（Ｄ）に示
す出力を発生している。第３図のｔ1 時点でカウンタ１
６の出力が１０進数の５に対応した値になると、ＲＯＭ
１８の出力とが一致するために、第３図（Ｅ）に示す一
致出力が比較器１９から発生し、カウンタ１６がクリア
され、カウンタ１６の出力は零に戻り、再び計数を開始
する。ゲート回路２０はＯＲゲートであるので、すべて
の入力が低レベルの時のみ低レベル出力を発生する。即
ち、カウンタ１６の出力が零の期間中において、第３図
（Ａ）のクロックパルスが低レベルになると、第３図
（Ｆ）のｔ2 〜ｔ3 期間に示すように低レベルの出力パ
ルスがゲート回路２０から得られる。これにより、第３
図（Ａ）のクロックパルを1/5 に分周した第３図（Ｆ）
の低周波数クロックパルスがアップダウンカウンタ１２
に与えられる。アップダウンカウンタ１２は５００カウ
ントのアップカウント動作の後に５００カウントのダウ
ンカウント動作を行うことを繰返すように構成されてい
るので、第３図（Ｆ）に示す低周波数クロックで５００
カウントまでアップ動作し、第６図（Ａ）のアップカウ
ント動作期間Ｔa に示す波形信号が得られる。アップダ
ウンカウンタ１２が５００カウントした後にダウンカウ
ント動作に転換すると、ライン１４にダウンを示す１が
得られ、ＲＯＭ１８のアドレス指定は［１０１０１］に
変化し、第２図から明らかなようにメモリ内容５が読み
出される。このメモリ内容（ダウン用デューティデー
タ）は今迄のアップ用デューティデータと同一値である
ので、1/5 に分周された低い周波数のクロックパルスで
アップダウンカウンタ１２が駆動され、第６図（Ａ）の
ダウンカウント期間Ｔb に示す波形信号を発生する。第
３図（Ａ）に示すクロックパルスの周期をＴとすれば、
第６図（Ａ）のアップカウント期間Ｔa は５Ｔ×５００
であり、ダウンカウント期間Ｔb も同様に５Ｔ×５００
であり、一周期は５０００Ｔとなる。

デューティ指示信号［Ａ3 Ａ2 Ａ1 Ａ0 ］がデューティ
３０％を指示する［００１１］に設定され、且つアップ
ダウン信号がアップを示す０の時には、ＲＯＭ１８から
メモリ内容３が出力され、第４図に示すようにカウンタ
１６が３カウントしたｔ1 時点で比較器１９から第４図
（Ｅ）に示すように一致出力が発生し、ｔ2 〜ｔ3 で第
４図（Ｆ）に示すように1/3 に分周されたクロックパル
スがゲート回路２０から得られ、アップダウンカウンタ
１２にはこのクロックパルスで駆動され、アップカウン
ト動作期間Ｔa に第６図（Ｂ）に示す波形信号を出力す
る。アップダウン信号がダウンカウントを示す１になる
と、［Ａ4 Ａ3 Ａ2 Ａ1 Ａ0 ］＝［１００１１］のアド
レスからメモリ内容７が読み出され、カウンタ１６が７
カウントした時に比較器１９から第５図（Ｅ）のｔ1 時
点に示す一致出力が発生し、カウンタ１６がクリアさ
れ、第５図（Ｆ）のｔ2 〜ｔ3 期間に1/7 分周パルスが
発生し、アップダウンカウンタ１２の入力となり、第６
図（Ｂ）のダウンカウント動作期間Ｔb に示す波形信号
が得られる。第６図（Ｂ）のアップカウント動作期間Ｔ
a は３Ｔ×５００であり、ダウンカウント動作期間は７
Ｔ×５００であり、合計時間（一周期）は第６図（Ａ）
と同一の５０００Ｔである。

第２図で１０％間隔で設定された種々のデューティが選
択されても、アップダウンカウンタ１２及びＤ／Ａ変換
器１３から得られる波形信号の周期は変化しない。

［変形例］ 本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。

（１） ＲＯＭ１８のメモリ内容をアップカウント動作
時に対応させて１〜９９、ダウンカウント動作時に対応
させて９９〜１のように１％間隔又は種々の間隔に設定
することもできる。

（２） 比較器１９から得られる第３図〜第５図（Ｅ）
に示す一致出力パルス、又はこのパルス幅拡大及び／又
は遅延パルスをアップダウンカウンタ１２の入力として
もよい。

（３） この実施例ではアップダウン信号がアップダウ
ンカウンタ１２から得られるが、アップダウンカウンタ
１２に関係付けて独立のアップダウン信号発生回路を設
けてもよい。

（４） 波形信号の周期を変えるために、クロックパル
ス発生回路１５の出力クロックパルスの周期を変えるこ
とができるようにしてもよい。

［発明の効果］ 以上説明したように、本発明によればデューティの値を
容易に変えることができ、且つデューティの値の変化に
拘らず波形信号の周期を一定に保つことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の波形信号発生回路を示すブ
ロック図、 第２図は第１図のＲＯＭのアドレス入力と指示デューテ
ィ値とメモリ内容との関係を示す図、 第３図はデューティを５０％とした場合の第１図のＡ〜
Ｆ点の状態を示す電圧波形図、 第４図はデューティ３０％の時のアップカウント動作期
間の第１図のＡ〜Ｆ点の状態を示す波形図、 第５図はデューティ３０％の時のダウンカウント動作期
間の第１図のＡ〜Ｆ点の状態を示す電圧波形図、 第６図（Ａ）はデューティ５０％の時の波形信号を説明
的に示す図、第６図（Ｂ）はデューティ３０％の波形信
号を説明的に示す図、 第７図は従来の波形信号発生回路を示すブロック図、 第８図は従来の別の波形信号発生回路を示すブロック図
である。 １１……アップダウンカウンタ入力パルス発生回路、１
２……アップダウンカウンタ、１３……Ｄ／Ａ変換器、
１５……クロックパルス発生回路、１６……カウンタ、
１７……デューティ指示信号発生回路、１８……ＲＯ
Ｍ、１９……比較器、２０……ゲート回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】アップダウンカウンタ入力パルス発生回路
   と、このアップダウンカウンタ入力パルス発生回路から
   発生したパルスを所定数だけアップカウントした後に所
   定数だけダウンカウントして波形信号を発生するアップ
   ダウンカウンタとから成る波形信号発生回路において、
   前記アップダウンカウンタ入力パルス発生回路が、 クロックパルス発生回路と、 前記クロックパルス発生回路から得られたクロックパル
   スを計数するカウンタと、 前記アップダウンカウンタから得られる前記波形信号の
   周期に対するアップカウント動作期間の割合（デューテ
   ィ）を示すデューティ指示信号を発生するデューティ指
   示信号発生回路と、 前記アップダウンカウンタに内蔵されているか又は独立
   に設けられているものであって、前記アップダウンカウ
   ンタのアップカウント動作とダウンカウント動作とを区
   別するアップダウン信号を発生するアップダウン信号発
   生手段と、 前記デューティ指示信号と前記アップダウン信号とに基
   づいてアドレス指定され、所望の波形信号を得るための
   メモリ内容を出力するものであり、前記メモリ内容とし
   て、前記アップダウン信号のアップカウント動作を示す
   信号と前記デューティ指示信号の複数段階の値とに対応
   して複数段階のアップカウント動作用デューティ指示値
   が書き込まれており、且つ前記アップダウン信号のダウ
   ンカウント動作を示す信号と前記デューティ指示信号の
   複数段階の値とに対応して１００％のデューティを示す
   １００％デューティ値から前記アップカウント動作用デ
   ューティ指示値を引いた値から成るダウンカウント動作
   用デューティ指示値が書き込まれているメモリと、 前記カウンタの出力値と前記メモリから読み出されたア
   ップカウント動作用及びダウンカウント動作用デューテ
   ィ指示値とを比較し、両者が一致した時に前記カウンタ
   をクリアする比較器と、 前記カウンタのクリアに同期して前記カウンタから得ら
   れる特定の値又は前記比較器の一致出力を前記アップダ
   ウンカウンタのカウント入力として与えるアップダウン
   カウンタ入力手段と から成ることを特徴とする波形信号発生回路。