JPH0625064Y2 - 多値論理ドライバ - Google Patents
多値論理ドライバInfo
- Publication number
- JPH0625064Y2 JPH0625064Y2 JP1988084747U JP8474788U JPH0625064Y2 JP H0625064 Y2 JPH0625064 Y2 JP H0625064Y2 JP 1988084747 U JP1988084747 U JP 1988084747U JP 8474788 U JP8474788 U JP 8474788U JP H0625064 Y2 JPH0625064 Y2 JP H0625064Y2
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- JP
- Japan
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- driver
- memory
- output
- voltage side
- voltage
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は３値以上のロジック・レベルを出力できる多値
論理ドライバに関するものである。
論理ドライバに関するものである。
第６図に０Ｖ−2.5Ｖ−５Ｖの３値レベルを出力できる
従来の多値論理ドライバを示す。
従来の多値論理ドライバを示す。
同図において、10はトライステートのドライバであり、
２つの基準電圧VH1（ここでは2.5V），VL1（ここでは０
Ｖ）と、出力信号S01のHIGH又はLOWを指示するロジック
信号SA1と、出力信号S01を出すか否かを指令するロジッ
ク信号SB1とを導入している。即ちトライステートのド
ライバ10は、その出力として、HIGHレベル（2.5Ｖ）、L
OWレベル（０Ｖ）、そして何も出力しない状態（高イン
ピーダンス）の３状態を出力できるものである。説明を
加えると、次の場合に分けられる。
２つの基準電圧VH1（ここでは2.5V），VL1（ここでは０
Ｖ）と、出力信号S01のHIGH又はLOWを指示するロジック
信号SA1と、出力信号S01を出すか否かを指令するロジッ
ク信号SB1とを導入している。即ちトライステートのド
ライバ10は、その出力として、HIGHレベル（2.5Ｖ）、L
OWレベル（０Ｖ）、そして何も出力しない状態（高イン
ピーダンス）の３状態を出力できるものである。説明を
加えると、次の場合に分けられる。
(A) 信号SB1＝“１”の時 ドライバ10の出力信号S01は、信号SA1のレベルに従って
その電圧レベルが決定される。即ち、SA1＝“１”ならS
01＝VH1（2.5Ｖ）を出力し、SA1＝“０”ならS01＝VL1
（０Ｖ）を出力する。
その電圧レベルが決定される。即ち、SA1＝“１”ならS
01＝VH1（2.5Ｖ）を出力し、SA1＝“０”ならS01＝VL1
（０Ｖ）を出力する。
(B) 信号SB1＝“０”の時 信号SA1のレベルに関係なく、ドライバ10はその出力端
を高インピーダンスの状態（何も出力しいない状態）と
する。
を高インピーダンスの状態（何も出力しいない状態）と
する。
ドライバ11も２つの基準電圧VH2（ここでは５Ｖ）、VL2
（ここでは2.5Ｖ）と、出力信号S02のHIGH又はLOWを指
示するロジック信号SA2と、出力信号S02を出力するか否
かを指令するロジック信号SB2とを導入している。そし
て、ドライバ11もドライバ10と同様な動作を行なう。
（ここでは2.5Ｖ）と、出力信号S02のHIGH又はLOWを指
示するロジック信号SA2と、出力信号S02を出力するか否
かを指令するロジック信号SB2とを導入している。そし
て、ドライバ11もドライバ10と同様な動作を行なう。
ドライバ10と11の出力端子は互いに接続され、例えば第
７図(1)に示すような０Ｖ−2.5V−５Ｖの３値レベルを
持つ合成出力信号SOUTが取出される。
７図(1)に示すような０Ｖ−2.5V−５Ｖの３値レベルを
持つ合成出力信号SOUTが取出される。
第６図回路から得られる第７図のタイムチャートを説明
すると、 のサイクルでは ドライバ10の出力S01はLOW（０Ｖ） ドライバ11の出力S02は高インピーダンス状態 のサイクルでは ドライバ10の出力S01はHIGH（2.5Ｖ） ドライバ11の出力S02は高インピーダンス状態 のサイクルでは ドライバ10の出力S01は高インピーダンス状態 ドライバ11の出力S02はHIGH（５Ｖ） のサイクルでは ドライバ10の出力S01はHIGH（2.5Ｖ） ドライバ11の出力S02は高インピーダンス状態 のサイクルでは ドライバ10の出力S01はLOW（０Ｖ） ドライバ11の出力S02は高インピーダンス状態 〔考案が解決しようとする課題〕 以上のような従来の多値論理ドライバは、１つの合成出
力SOUTを得るために複数のドライバを必要とする課題が
ある。即ち効率的でない。
すると、 のサイクルでは ドライバ10の出力S01はLOW（０Ｖ） ドライバ11の出力S02は高インピーダンス状態 のサイクルでは ドライバ10の出力S01はHIGH（2.5Ｖ） ドライバ11の出力S02は高インピーダンス状態 のサイクルでは ドライバ10の出力S01は高インピーダンス状態 ドライバ11の出力S02はHIGH（５Ｖ） のサイクルでは ドライバ10の出力S01はHIGH（2.5Ｖ） ドライバ11の出力S02は高インピーダンス状態 のサイクルでは ドライバ10の出力S01はLOW（０Ｖ） ドライバ11の出力S02は高インピーダンス状態 〔考案が解決しようとする課題〕 以上のような従来の多値論理ドライバは、１つの合成出
力SOUTを得るために複数のドライバを必要とする課題が
ある。即ち効率的でない。
また、並列接続するドライバ間のタイミング精度が充分
でないと、切替わりのタイミングにおいて、スパイク波
形が発生する課題もある。（第７図の(イ)，(ロ)にてスパ
イク発生）。詳しく説明すると、第７図において、の
サイクルからのサイクルへ移る際に、 ドライバ11出力S01は2.5Ｖ→高インピーダンスとなり、 ドライバ10出力S02は高インピーダンス→５Ｖとなる。
でないと、切替わりのタイミングにおいて、スパイク波
形が発生する課題もある。（第７図の(イ)，(ロ)にてスパ
イク発生）。詳しく説明すると、第７図において、の
サイクルからのサイクルへ移る際に、 ドライバ11出力S01は2.5Ｖ→高インピーダンスとなり、 ドライバ10出力S02は高インピーダンス→５Ｖとなる。
ここで、この切替が同時に行なわれればスパイクは発生
しないが、出力応答速度の固体差によりドライバ10，11
の出力S01とS02がともに高インピーダンスである状態が
瞬間的に出現する場合も有得る。この場合は合成出力端
子が開放状態と同じとなり、電位は０Ｖとなる。即ち
との切替過渡時に瞬間的に合成出力SOUT＝０Ｖとなる
スパイクが発生する。
しないが、出力応答速度の固体差によりドライバ10，11
の出力S01とS02がともに高インピーダンスである状態が
瞬間的に出現する場合も有得る。この場合は合成出力端
子が開放状態と同じとなり、電位は０Ｖとなる。即ち
との切替過渡時に瞬間的に合成出力SOUT＝０Ｖとなる
スパイクが発生する。
本考案の目的は、１個のドライバだけで多値のロジック
レベル信号を出力することができ、かつスパイクを発生
することがない多値論理ドライバを提供することであ
る。
レベル信号を出力することができ、かつスパイクを発生
することがない多値論理ドライバを提供することであ
る。
本考案は、上記課題を解決するために 高圧側の各種電圧値が記憶された高圧側メモリと、 この高圧側メモリから読み出された電圧値をアナログ変
換する高圧側のデジタル・アナログ変換器と、 低圧側の各種電圧値が記憶された低圧側メモリと、 この低圧側メモリから読み出された電圧値をアナログ変
換する低圧側のデジタル・アナログ変換器と、 前記高圧側のデジタル・アナログ変換器と低圧側のデジ
タル・アナログ変換器の出力を受け、外部からの選択信
号に応じていずれか一方を選択的に出力するドライバ
と、 前記選択信号に応じた値が記憶されたメモリを具備し、
前記各メモリの内容を同時に読み出して前記ドライバよ
り電圧レベルの変化する論理パターン波形が得られるよ
うにしたものである。
換する高圧側のデジタル・アナログ変換器と、 低圧側の各種電圧値が記憶された低圧側メモリと、 この低圧側メモリから読み出された電圧値をアナログ変
換する低圧側のデジタル・アナログ変換器と、 前記高圧側のデジタル・アナログ変換器と低圧側のデジ
タル・アナログ変換器の出力を受け、外部からの選択信
号に応じていずれか一方を選択的に出力するドライバ
と、 前記選択信号に応じた値が記憶されたメモリを具備し、
前記各メモリの内容を同時に読み出して前記ドライバよ
り電圧レベルの変化する論理パターン波形が得られるよ
うにしたものである。
本考案ではドライバに加える２つの基準電圧レベルのう
ち少なくとも一方を出力信号S0のパターン（得ようとし
ている出力信号のロジックレベルの波形）に合わせて変
化させている。そしてドライバは基準電圧に応じたレベ
ルの信号を出力するので、１個のドライバで複数のロジ
ックレベル信号を出力することができる。また、１個の
ドライバで構成するためスパイク波形は生じない。
ち少なくとも一方を出力信号S0のパターン（得ようとし
ている出力信号のロジックレベルの波形）に合わせて変
化させている。そしてドライバは基準電圧に応じたレベ
ルの信号を出力するので、１個のドライバで複数のロジ
ックレベル信号を出力することができる。また、１個の
ドライバで構成するためスパイク波形は生じない。
以下、図面を用いて本考案を詳しく説明する。
第１図は本考案に係る多値論理ドライバの一実施例を示
す図、第２図は本考案の別の構成例を示す図、第３図は
第１図回路の各メモリに書込まれる内容例を示す図、第
４図は第１図及び第２図回路で得られる論理パターン波
形を示す図、第５図は第２図回路の各メモリに書込まれ
る内容例を示す図である。
す図、第２図は本考案の別の構成例を示す図、第３図は
第１図回路の各メモリに書込まれる内容例を示す図、第
４図は第１図及び第２図回路で得られる論理パターン波
形を示す図、第５図は第２図回路の各メモリに書込まれ
る内容例を示す図である。
第１図において、１は高圧側メモリ（以下ＶHメモリと
いう）、２は低圧側メモリ（以下ＶLメモリという）、
３はＨ・Ｌメモリ、４はＩ／Ｏメモリ、５は高圧側のＤ
Ａ変換器、６は低圧側のＤＡ変化器、７はドライバであ
る。
いう）、２は低圧側メモリ（以下ＶLメモリという）、
３はＨ・Ｌメモリ、４はＩ／Ｏメモリ、５は高圧側のＤ
Ａ変換器、６は低圧側のＤＡ変化器、７はドライバであ
る。
ＶHメモリ１はドライバ７に加える基準電圧ＶHに応じた
データが予め格納されるものである。本考案では基準電
圧ＶHをドライバ７から出力される論理パターンの全部
又は一部に合わせて変化させるようにしているので、こ
の論理パターンを構成する電圧レベルを表わす“全部又
は一部のデータ”をパターンアドレスごと（一定の周期
ごと）にこのＶHメモリ１に格納しておく。
データが予め格納されるものである。本考案では基準電
圧ＶHをドライバ７から出力される論理パターンの全部
又は一部に合わせて変化させるようにしているので、こ
の論理パターンを構成する電圧レベルを表わす“全部又
は一部のデータ”をパターンアドレスごと（一定の周期
ごと）にこのＶHメモリ１に格納しておく。
この“全部又は一部のデータ”の意味について第３図と
第４図を参照して説明する。第４図(2)に示すような論
理パターンをドライバ７から出力する場合、即ち、０Ｖ
→2.5Ｖ→５Ｖ→2.5Ｖ→０Ｖ…を出力する場合を考え
る。
第４図を参照して説明する。第４図(2)に示すような論
理パターンをドライバ７から出力する場合、即ち、０Ｖ
→2.5Ｖ→５Ｖ→2.5Ｖ→０Ｖ…を出力する場合を考え
る。
ここでＶHメモリ１に論理パターンの“全部のデータ”
を格納する場合とは、例えば第３図(1)に示すように第
４図(2)の論理パターンを構成する総べての電圧データ
を各アドレスごとに書込むことである。そしてＶHメモ
リ１の内容を順に読みだしてアナログ信号へ変換しドラ
イバ７へ加え、信号SAにて、ＶH側を選択するように指
示すれば、第４図(2)の論理パターンが得られる。
を格納する場合とは、例えば第３図(1)に示すように第
４図(2)の論理パターンを構成する総べての電圧データ
を各アドレスごとに書込むことである。そしてＶHメモ
リ１の内容を順に読みだしてアナログ信号へ変換しドラ
イバ７へ加え、信号SAにて、ＶH側を選択するように指
示すれば、第４図(2)の論理パターンが得られる。
また、ＶHメモリ１に論理パターンの“一部のデータ”
を格納する場合とは以下のことである。この時のＶHメ
モリ１の内容は次のようになる。第３図(1)に対応して
記載すると、 アドレス データ ０ 2.5Ｖ １ 2.5Ｖ ２ ５Ｖ ３ 2.5Ｖ ４ 2.5Ｖ 即ち、アドレス０と４には第４図(2)の論理パターンの
電圧レベルは格納されていない。言替えるとＶHメモリ
１には論理パターンの一部のデータが格納されている。
を格納する場合とは以下のことである。この時のＶHメ
モリ１の内容は次のようになる。第３図(1)に対応して
記載すると、 アドレス データ ０ 2.5Ｖ １ 2.5Ｖ ２ ５Ｖ ３ 2.5Ｖ ４ 2.5Ｖ 即ち、アドレス０と４には第４図(2)の論理パターンの
電圧レベルは格納されていない。言替えるとＶHメモリ
１には論理パターンの一部のデータが格納されている。
しかしこのアドレス０と４については、ドライバ７は、
ＶL側の電圧を出力するように信号SAにより制御され、
第４図(2)の論理パターンを出力できる。
ＶL側の電圧を出力するように信号SAにより制御され、
第４図(2)の論理パターンを出力できる。
ＶLメモリ２はドライバ７に加える基準電圧ＶLに応じた
データが予め格納されるものである。本考案では基準電
圧ＶLをドライバ７から出力される論理パターンの電圧
レベルの全部又は一部に合わせて変化させるように動作
しているので、この論理パターンを構成する電圧レベル
を表わすデータをこのＶLメモリ２に格納しておく。第
３図(2)は、第４図(2)の論理パターンを得る際のＶLメ
モリに格納される内容例を示したものである。
データが予め格納されるものである。本考案では基準電
圧ＶLをドライバ７から出力される論理パターンの電圧
レベルの全部又は一部に合わせて変化させるように動作
しているので、この論理パターンを構成する電圧レベル
を表わすデータをこのＶLメモリ２に格納しておく。第
３図(2)は、第４図(2)の論理パターンを得る際のＶLメ
モリに格納される内容例を示したものである。
Ｈ・Ｌメモリ３は、ドライバ７に対して、いずれのＤＡ
変化器の出力を選択して出力するかを指示する選択信号
SAのパターンデータを予め各アドレスに格納しておくメ
モリである。第３図(3)は、第４図(2)の論理パターンを
得る際のＨ・Ｌメモリに格納される内容例を示したもの
である。この例では総べて基準電圧ＶH側を出力するよ
うに制御している。
変化器の出力を選択して出力するかを指示する選択信号
SAのパターンデータを予め各アドレスに格納しておくメ
モリである。第３図(3)は、第４図(2)の論理パターンを
得る際のＨ・Ｌメモリに格納される内容例を示したもの
である。この例では総べて基準電圧ＶH側を出力するよ
うに制御している。
Ｉ／Ｏメモリ４はドライバ７から出力S0を出すか否かを
指令するロジック信号SBを格納するメモリである。通
常、ドライバ７は、第６図で説明したようにトライステ
ートの機能を持っているので、第１図では、Ｉ／Ｏメモ
リ４を記載したが、本実施例においては、ドライバ７と
してトライステートである必要はない（高インピーダン
ス出力時を必要としない）。第３図(4)は、このＩ／Ｏ
メモリ４の内容例を示したものであるが、このように総
べてのアドレスに“１”を格納し、ドライバ７からは、
常に出力を出すべき旨を指令している。
指令するロジック信号SBを格納するメモリである。通
常、ドライバ７は、第６図で説明したようにトライステ
ートの機能を持っているので、第１図では、Ｉ／Ｏメモ
リ４を記載したが、本実施例においては、ドライバ７と
してトライステートである必要はない（高インピーダン
ス出力時を必要としない）。第３図(4)は、このＩ／Ｏ
メモリ４の内容例を示したものであるが、このように総
べてのアドレスに“１”を格納し、ドライバ７からは、
常に出力を出すべき旨を指令している。
ＤＡ変換器５はＶHメモリ１の内容をアナログ信号へ変
換してドライバ７へ加え、ＤＡ変換器６はＶLメモリ２
の内容をアナログ信号へ変換してドライバ７へ加える。
換してドライバ７へ加え、ＤＡ変換器６はＶLメモリ２
の内容をアナログ信号へ変換してドライバ７へ加える。
ドライバ７は第６図で説明した各ドライバと同様である
ためその説明を省略する。
ためその説明を省略する。
このような構成の第１図回路は以下のように動作する。
第４図(2)に示すような論理パターンをドライバ７から
得る例で説明する。第１図に示す各メモリ１〜４に同一
のパターンアドレス信号が加えられ、かつ第１図では図
示しないクロック信号により、アドレスが更新されつつ
この４つのメモリ１〜４の内容が同期して読み出され
る。従ってドライバ７から出力される論理パターンとパ
ターンアドレス信号との関係は第４図(1)と第４図(2)の
如くなる。なお第４図(1)のパターンアドレスは、第３
図(1)〜(4)に示した各メモリのアドレスと一致してい
る。
第４図(2)に示すような論理パターンをドライバ７から
得る例で説明する。第１図に示す各メモリ１〜４に同一
のパターンアドレス信号が加えられ、かつ第１図では図
示しないクロック信号により、アドレスが更新されつつ
この４つのメモリ１〜４の内容が同期して読み出され
る。従ってドライバ７から出力される論理パターンとパ
ターンアドレス信号との関係は第４図(1)と第４図(2)の
如くなる。なお第４図(1)のパターンアドレスは、第３
図(1)〜(4)に示した各メモリのアドレスと一致してい
る。
第３図の例では、Ｉ／Ｏメモリ４の内容は総べて“１”
であり、ドライバ７は基準電圧ＶH又はＶLのどちらかを
出力するようにしている。
であり、ドライバ７は基準電圧ＶH又はＶLのどちらかを
出力するようにしている。
また、Ｈ・Ｌメモリ３の内容は総べて“１”であるた
め、ドライバ７はパターンアドレス０〜４の期間におい
ては、基準電圧ＶH側のレベル信号を出力するように動
作する。
め、ドライバ７はパターンアドレス０〜４の期間におい
ては、基準電圧ＶH側のレベル信号を出力するように動
作する。
また、ＶLメモリ２の内容は、総べて“０”であるた
め、ＤＡ変換器６から出力する電圧レベルは、第４図
(3)に示すようにパターンアドレス０〜４の期間におい
ては、総べて０ｖである。
め、ＤＡ変換器６から出力する電圧レベルは、第４図
(3)に示すようにパターンアドレス０〜４の期間におい
ては、総べて０ｖである。
ＶHメモリ１の内容は、各アドレスごとに、０Ｖ，2.5
Ｖ，５Ｖ，2.5Ｖ，０Ｖであるため、この内容をドライ
バ７がＨ・Ｌメモリ３の内容に従ってそのまま出力する
と、第４図(2)に示す論理パターンが得られる。
Ｖ，５Ｖ，2.5Ｖ，０Ｖであるため、この内容をドライ
バ７がＨ・Ｌメモリ３の内容に従ってそのまま出力する
と、第４図(2)に示す論理パターンが得られる。
以上のように本考案では、ドライバ７に加える基準電圧
ＶH，又はＶLを適宜変化させて、多値論理データを出力
するようにしている。
ＶH，又はＶLを適宜変化させて、多値論理データを出力
するようにしている。
なお、第１図と第３図では、Ｈ・Ｌメモリ３の内容を総
べて“１”とし、基準電圧ＶH側を選択するように指示
した例で説明したが、例えば、第３図(3)において、ア
ドレス０と４にて、Ｈ・Ｌメモリ３の内容を“０”とし
ＶLメモリ２側の電圧ＶL（＝０Ｖ）を選択するようにし
てもよい。
べて“１”とし、基準電圧ＶH側を選択するように指示
した例で説明したが、例えば、第３図(3)において、ア
ドレス０と４にて、Ｈ・Ｌメモリ３の内容を“０”とし
ＶLメモリ２側の電圧ＶL（＝０Ｖ）を選択するようにし
てもよい。
第１図ではＶHメモリ１とＶLメモリ２とを設け、基準電
圧ＶHとＶLのどちらも可変できるようにした例で説明し
たが、基準電圧ＶHとＶLのどちらか一方を可変できるよ
うにすれば本考案は成立する。
圧ＶHとＶLのどちらも可変できるようにした例で説明し
たが、基準電圧ＶHとＶLのどちらか一方を可変できるよ
うにすれば本考案は成立する。
その例を第２図に示す。第２図は基準電圧ＶH側のみを
変化させる例であり、またドライバ７はトライステート
でない場合を示したものである。
変化させる例であり、またドライバ７はトライステート
でない場合を示したものである。
第２図回路を用いて第４図(2)の論理パターンを得る場
合は、第５図に示す内容のデータをＶHメモリ１とＨ・
Ｌメモリ３に書込めばよい。
合は、第５図に示す内容のデータをＶHメモリ１とＨ・
Ｌメモリ３に書込めばよい。
以上述べたように本考案によれば、次の効果が得られ
る。
る。
１個のドライバで複数のロジックレベルからなる論理
パターンを得ることができる。
パターンを得ることができる。
複数ドライバを使用した時に問題となる各ドライバ間
のタイミングのずれにより発生するスパイク波形は、本
願では１個のドライバで構成するため生じない。
のタイミングのずれにより発生するスパイク波形は、本
願では１個のドライバで構成するため生じない。
ＶH，ＶLのレベルを自由に可変できるため、第４図
(2)に示した例より更に複雑（多数）なレベルの論理パ
ターンを作り出すことができる。
(2)に示した例より更に複雑（多数）なレベルの論理パ
ターンを作り出すことができる。
【図面の簡単な説明】第１図は本考案に係る多値論理ド
ライバの一実施例を示す図、第２図は本考案の別の構成
例を示す図、第３図は第１図回路の各メモリに書込まれ
る内容例を示す図、第４図は第１図及び第２図回路で得
られる論理パターン波形を示す図、第５図は第２図回路
の各メモリに書込まれる内容例を示す図、第６図は従来
例を示す図、第７図は第６図回路で得られる波形を示す
図である。 １…ＶHメモリ、２…ＶLメモリ、３…Ｈ・Ｌメモリ、４
…Ｉ／Ｏメモリ、５，６…ＤＡ変換器、７…ドライバ。
ライバの一実施例を示す図、第２図は本考案の別の構成
例を示す図、第３図は第１図回路の各メモリに書込まれ
る内容例を示す図、第４図は第１図及び第２図回路で得
られる論理パターン波形を示す図、第５図は第２図回路
の各メモリに書込まれる内容例を示す図、第６図は従来
例を示す図、第７図は第６図回路で得られる波形を示す
図である。 １…ＶHメモリ、２…ＶLメモリ、３…Ｈ・Ｌメモリ、４
…Ｉ／Ｏメモリ、５，６…ＤＡ変換器、７…ドライバ。
Claims (1)
- 【請求項１】高圧側の各種電圧値が記憶された高圧側メ
モリと、 この高圧側メモリから読み出された電圧値をアナログ変
換する高圧側のデジタル・アナログ変換器と、 低圧側の各種電圧値が記憶された低圧側メモリと、 この低圧側メモリから読み出された電圧値をアナログ変
換する低圧側のデジタル・アナログ変換器と、 前記高圧側のデジタル・アナログ変換器と低圧側のデジ
タル・アナログ変換器の出力を受け、外部からの選択信
号に応じていずれか一方を選択的に出力するドライバ
と、 前記選択信号に応じた値が記憶されたメモリを具備し、
前記各メモリの内容を同時に読み出して前記ドライバよ
り電圧レベルの変化する論理パターン波形が得られるよ
うにしたことを特徴とする多値論理ドライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988084747U JPH0625064Y2 (ja) | 1988-06-27 | 1988-06-27 | 多値論理ドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988084747U JPH0625064Y2 (ja) | 1988-06-27 | 1988-06-27 | 多値論理ドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH025937U JPH025937U (ja) | 1990-01-16 |
| JPH0625064Y2 true JPH0625064Y2 (ja) | 1994-06-29 |
Family
ID=31309427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988084747U Expired - Lifetime JPH0625064Y2 (ja) | 1988-06-27 | 1988-06-27 | 多値論理ドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625064Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7755375B2 (en) * | 2008-01-08 | 2010-07-13 | Advantest Corporation | Test apparatus, probe card, and test method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133487A (en) * | 1981-02-12 | 1982-08-18 | Nippon Electric Co | Voltage level output circuit |
| JPS6021625A (ja) * | 1983-07-18 | 1985-02-04 | Nec Corp | 出力回路 |
-
1988
- 1988-06-27 JP JP1988084747U patent/JPH0625064Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH025937U (ja) | 1990-01-16 |
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