JPH0654866B2 - 入出力端子を有する電子制御回路 - Google Patents

入出力端子を有する電子制御回路

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JPH0654866B2
JPH0654866B2 JP27351884A JP27351884A JPH0654866B2 JP H0654866 B2 JPH0654866 B2 JP H0654866B2 JP 27351884 A JP27351884 A JP 27351884A JP 27351884 A JP27351884 A JP 27351884A JP H0654866 B2 JPH0654866 B2 JP H0654866B2
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グアヤルド チロ
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02H3/08—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current
    • H02H3/087—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current for DC applications
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    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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    • H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
    • H03K17/785—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling field-effect transistor switches

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Description

【発明の詳細な説明】 本明細書は米国において1984年３月１６日に出願された
同時系続出願第590,184号の一部継続出願である。
発明の背景 本発明は固体継電器（ソリツドステートリレー）、より
詳細には固体継電器が出力回路電流の過負荷によつて損
傷するのを保護するための回路に関する。
長年に渡つてパワー半導体を出力回路スイツチイング装
置として使用する様々な固体継電器が開発されている。
最近、出力回路スイツチイング装置としてMOS電界効果
トランジスタ（MOSFET）を使用する固体継電器回路が設
計されるに至つた。この種類の回路は、1984年３月１６
日に出願され本発明の譲受人に譲渡された合衆国特許第
590,184号に開示される。
多くの固体継電器の使用上の主な弱点は電流過負荷に対
する裕度の欠如である。例えば、負荷間の短かい短絡で
あつても継電器出力回路のスイツチイング装置に致命的
な損傷を起こすことがある。
従つて、本発明の１つの目的は出力回路の電流過負荷に
よつて損傷されない固体継電器回路を提供することにあ
る。
本発明のもう１つの目的は過負荷が発生した場合、出力
回路電流の流れを自動的に中断することにある。
発明の要約 本発明の前述及び他の目的は回路出力端子に接続された
ドレン及びソース端子を持つMOS電界効果トランジスタ
（MOSFET）を含む制御回路によつて達成される。出力端
子は負荷と電源の間に直列に接続される。
バイアス回路が提供されるが、これは回路入力端子への
入力信号に応答してバイアス信号を生成する。バイアス
信号はMOSFETのゲート及びソース端子に加えられ、従つ
て負荷にパワーを加える。
検出器回路が提供されるが、これはMOSFET間を流れる負
荷電流のレベルを指する。検出器に応答する分路回路は
MOSFETを流れる負荷電流のレベルが所定値を越えるとバ
イアス信号を分路する。
本発明の他の目的、特徴、及び長所は図面とともに説明
される明細書によつてより明確となるが、図面中、同一
の要素は同一の参照番号にて参照される。
適好なる実施態様の説明 第１図は本発明に従つて構成される制御回路１０を示
す。回路１０は対の入力端子１２及び１４並びに対の出
力端子１６及び１８を含む。
端子１２と１４の間には第１及び第２の発光ダイオード
（LED）２０及び２２並びに抵抗体２４などのような限
流要素からなる直列回路が接続される。
LED２０と３０は正及び負の出力端子３０及び３２を持
つフオトダイオード アレイと隣接して置かれまたこれ
に光学的に結合される。アレイ２６は直列に接続され光
起電力電圧源を形成する複数のフオトダイオード２８に
接続される。当業者にとつては、フオトダイオードがこ
の表面に照射される光に応答して電圧及び電流（小領域
シリコン ダイオードでは約３マイクロアンペアのとき
約０．５ボルト）を生成することは周知のことである。
ある特定のフオトダイオードから得られる電流の量は表
面に照射される光の量に比例する。
複数のフオトダイオード２８を直列に接続することによ
つて、各々によつて生成される電圧が加算され、アレイ
２６の出力端子を３０及び３２の所に所望の電圧レベル
が生成される。この好ましい実施態様においては、１６
個のフオトダイオード２８が直列に接続されこれによつ
てLED２０及び２２からの光に応答して約３マイクロア
ンペアの電流レベルにおいて約８ボルトの出力電圧が生
成される。アレイ２６を照射するのに使用されるLEDの
数は設計によつて任意の数に選択できる。アレイ２６
は、典型的には、当業者にとつて周知の技術である誘電
体分離などのような製造技術を使用して集積回路デバイ
スとして製造される。
アレイ２６の正の端子３０はＮ−チヤネル、エンハンス
メント形MOS（メタルオキサイドセミコンダクタ）電界
効果パワートランジスタ（MOSFET）３８のゲート端子３
４に接続される。アレイ２６の負の端子３２は抵抗体３
３を介してMOSFET３８のソース端子３６に接続され、そ
してMOSFET３８のドレン及びソース端子４０及び３６は
それぞれ回路出力端子１６及び１８に接続される。
パワーMOSFETは最高数百ボルトまでの電源からのこれら
出力（ドレン及びソース）端子間に流れる数アンペアの
電流をスイツチできる能力を持つことを特徴とする。こ
れらデバイスは、オン、つまり誘電状態においては低出
力抵抗（典型的には、１オームの100分の１から３オー
ム）を示し、そしてオフ、つまり非導電状態において
は、高出力抵抗（典型的には１から１０メガオーム）を
示す。本発明において使用される典型的なMOSFETデバイ
スは、インタナシヨナル レクテフアイア社（Internat
ional Rectifier）、カリフオルニア州、エルセガンド
ウ（El Segundo）によつて供給される形式番号IRF520で
ある。
MOSFET３８はゲート及びソース端子３４及び３６の間に
第１の電圧レベルを加えることによつて全導電状態（典
型的には６から８ボルト）にバイアスされる。この第１
のレベルの電圧はMOSFET３８のターン オン電圧と呼ば
れる。ゲート−ソース電圧が第２のレベルの電圧（典型
的には３ボルト）以下の時は、MOSFET３８は非導電状態
にバイアスされる。この第２のレベルの電圧はMOSFET３
８のターン オフ電圧と呼ばれる。
以上の説明の回路１０は以下のように動作する。入力信
号が、例えば、第１図に示すようなスイツチ４４を使用
して端子１２と１４の間に電源４２を接続することによ
つて入力端子１２及び１４に加えられる。入力信号に応
答して、LED２０及び２２は光を生成する。この光はダ
イオード アレイ２６に光学的に結合されるが、これに
よつてMOSFET３８のゲート端子３４とソース端子３６の
間に電圧が生成される。MOSFET３８は全導電状態にバイ
アスされ出力端子１６と１８の間に低インピーダンス電
流経路が提供される。MOSFET３８が導電状態になると、
パワーがパワー源４８から負荷４６に加えられる。負荷
４６とソース４８は第１図に示すように端子１６と１８
の間に直列に接続される。スイツチ４４が開放される
と、LED２０及び２２は光の生成を停止する。この結
果、アレイ２６によつて提供される電圧はゼロに落ち、
そしてMOSFET３８はオフとなる。
上記の説明の回路の欠点は出力回路の電流の過負荷によ
る損傷を受けやすいことである。例えば、負荷４６に故
障が起こると、MOSFET３８を流れる電流のレベルはその
電流定格をはるかに越える。通常、この結果、MOSFET３
８は、致命的な損傷を受ける。回路１０はこのような過
負荷に対して以下の方法で保護される。
シリコン制御整流器（SCR）５０がダイオード アレイ
２６間の分路として機能するように接続される。SCR５
０の陽極及び陰極端子は、それぞれアレイ２６の端子３
０及び３２に接続される。SCR５０のゲート端子は限流
抵抗体５２を経てMOSFET３８のソース端子３６に接続さ
れる。
抵抗体３３は負荷４６と直列であるため、抵抗体３３の
間に出現する電圧は負荷４６、従つて、MOSFET３８を流
れる電流に比例する。抵抗体３３間に出現する電圧はSC
R５０のゲートに加えられる。この電圧がSCR５０のゲー
ト ターン オン電圧を越えると、これは導電状態にト
リガされ、ダイオード アレイ２６によつて生成される
電圧を分路する。
前述したごとく、スイツチ４４が閉じられると、アレイ
２６はMOSFET３８を導電状態にバイアスさせるバイアス
電圧を生成し、それによつて負荷４６からソース４８に
電流を供給する。通常の状態においては、負荷４６を流
れる電流はMOSFET３８の電流定格以内である。抵抗体３
３の値はこの通常の状態においては抵抗体３３間に出現
する電圧がSCR５０のターン オン電圧以下になるよう
に選択される。従つて、SCR５０は非導電状態にとどま
る。負荷６０の故障あるいは短絡回路に起因するような
電流の過負荷状態においては、MOSFET３８を流れる電流
が急激に増加し、同様に、抵抗体３３間に出現する電圧
が増加する。この電圧がSCR５０のターン オン電圧に
達すると、これは導電状態にスイツチ、つまり２６によ
つて生成される電圧を分路する。この分路の結果、MOSF
ET３８は直ちに非導電状態にスイツチされ、こうして負
荷電流の流れが停止される。抵抗体３３の値は通常のレ
ベルの電流がMOSFET３８を流れているときはSCR５０は
トリガしないが、過剰の電流がMOSFET３８を流れるとト
リガするように選択される。この過剰電流レベルはSCR
５０が導電しMOSFET３８をターン オンするのに要求さ
れる短期間（典型的には数マイクロ秒間）の間、MOSFET
３８によつてもちこたえることのできるような値に選択
される。
過負荷状態が起つた後、回路１０はスイツチ４４を開放
することによつて通常の動作にリセツトされる。この事
象はダイオード アレイ２６からの電流の流れを停止
し、それによつてSCR５０を非導電状態にリターンさせ
る。回路１０はこうしてリセツトされ、再び、通常の過
負荷電流状態に応答することができる一方、MOSFET３８
を電流過負荷による損傷から保護する。
第２図は本発明の第２の実施態様である回路６０を示
す。ここでは過負荷保護のためのSCR５０あるいは抵抗
体３３及び５２は使用されない。回路６０が回路１０と
さらに異なるのは以下の点である。アレイ２６の端子３
０とMOSFET３８のゲート端子３４の間にダイオード６２
が接続されこれによつて電流の流れがゲート端子３４に
向けられる。PNPバイポーラトランジスタ６４が提供さ
れるが、このエミツタ端子はゲート端子３４に接続さ
れ、このコレクタ端子はMOSFET３８のソース端子３６に
接続され、そしてこのベース端子はアレイ２６の端子３
０に接続される。抵抗体６６がアレイ２６の端子３０と
３２の間に接続される。構成要素６２、６４及び６６の
動作は1984年３月１６日に出願され、本出願の権利の譲
受者に譲渡された合衆国特許第590,184号において詳細
に説明される。ここにその特許の内容を参照の目的で一
部説明する。本発明を理解するためには、PNPトランジ
スタ６４はアレイ２６が電圧を生成してないときはその
エミツタ端子とコレクタ端子間で導電状態にバイアスさ
れ、逆に、トランジスタ６４は、アレイ２６が電圧を生
成しているときは、非導電状態にバイアスされることを
知つておくことで十分である。トランジスタ６４はMOSF
ET３８のゲート−ソース要素と関連するコンデンサに放
電経路を提供することによつてMOSFET３８のター オフ
時間を高速化する。ダイオード６２はアレイ２６からの
バイアス電圧をMOSFET３８のゲート３４に結合する。従
つて、前述の実施態様１０のように、MOSFET３８はスイ
ツチ４４が閉じるのに応答して導電状態にスイツチす
る。スイツチ４４が開放されると、MOSFET３８は、一
部、トランジスタ６４の導電によつて、非常に短期間で
非導電状態にスイツチする。
回路６０は以下の方法によつて電流過負荷に対する保護
を提供する。NPNバイポーラトランジスタ６８が提供さ
れるが、このコレクタ端子はMOSFET３８のゲート端子３
４に接続され、そしてエミツタ端子はMOSFET３８のソー
ス端子３６に接続される。デイプリーシヨン形接合FET
(JFET)７０が提供されるが、このドレン端子はトランジ
スタ６８のベース端子に接続される。JFET７０のソース
端子はMOSFET３８のソース端子３６に接続される。JFET
７０とMOSFET３８のゲート端子間には抵抗体７２が接続
され、JFET７０のゲート端子とソース端子の間にはコン
デンサ７４が接続される。MOSFET３８とJFET７０のドレ
ン端子間には抵抗体７６が接続される。
抵抗体７６はトランジスタ６８のベースにMOSFET３８の
ドレン端子４０とソース端子３６の間に出現する電圧に
比例するバイアス信号を提供する。この電圧はMOSFET３
８を流れる電流の尺度となる。これはMOSFET３８は、導
電状態において、そのドレン端子４０とソース端子３６
の間の非常に低値の抵抗体として機能し、従つて、この
２個の端子間に出現する電圧降下がMOSFET３８を流れる
電流に比例するためである。回路６０はMOSFET３８間の
電圧降下がその電流に比例する事実を利用してこの電流
レベルを測定する。
MOSFETに通常の電流が流れているときは、この間の電圧
はトランジスタ６８のベース−エミツタ ターン オン
電圧よりも低い。従つて、抵抗体７６を通じてトランジ
スタ６８に加えられるバイアス電圧はトランジスタ６８
を導通状態にするには不十分である。しかし、電流過負
荷状態においては、ドレン端子４０のところに出現する
電圧はソース端子３６と比較して非常に増加する。この
電圧がトランジスタ６８のベース−エミツタ ターン
オン電圧を越えると、これは通電を開始する。トランジ
スタ６８が導電状態となると、これはアレイ２６からの
電圧を分路し、MOSFET３８をオフにする。このターンオ
フ動作は、トランジスタ６８が通電を開始すると、MOSF
ET３８はオフとなり、そして端子４０のところの電圧が
急激に上昇するため、反復的である。この上昇はトラン
ジスタ６８のベースに追加の電流を提供し、この導電状
態をさらに強化する。この結果、MOSFET３８は電流の過
負荷が起こると迅速にオフとなる。
スイツチ４４が開放されているためあるいは電流の過負
荷が発生したためにMOSFET３８が非導電状態となつたと
きのドレン端子４０のところの電圧は基本的にパワー源
４８の電圧である。この電圧はトランジスタ６８を導電
状態にバイアスするのに十分なものであり、従つて、ア
レイ２６がバイアス電圧を提供してMOSFET３８を再びオ
ンにするのを妨げる。要素７０、７２、及び７４はこの
ターン オン問題を克服するのに使用される。
前述したごとく、スイツチ４４が開放しているときは、
アレイ２６は電圧を生成せずPNPトランジスタ６４は通
電する。トランジスタ６４が通電するとこれはコンデン
サ７４を抵抗体７２を通じて放電させる。コンデンサ７
４が完全に放電されると、JFET７０は導電状態となる。
JFET７０が導電状態になると、結果として、トランジス
タ６８のベース エミツタ ジヤンクシヨンが分路し、
これが通電するのを妨げる。スイツチ４４が最初に閉じ
られると、アレイ２６からの電圧は抵抗体７２を通じて
コンデンサ７４を充電させる。コンデンサ７４がJFET７
０のターンオフ電圧まで充電されるまで、トランジスタ
６８は通電することを妨げられる。
結果として、抵抗体７２及びコンデンサ７４は時間遅延
回路を形成し、トランジスタ６８がMOSFET３８が導電状
態にスイツチするまで通電するのを妨げる。MOSFET３８
に流れる過負荷流が通常の範囲内にある場合は、MOSFET
３８が完全に導電状態にあるとき、この間の電圧はトラ
ンジスタ６８をオンにするのには十分でない。もちろ
ん、前述したごとく、トランジスタ６８は、過負荷電流
状態では導電状態にバイアスされる。
過負荷状態が発生すると、回路がリセツトされスイツチ
４４が開放されるが、これはトランジスタ６４を通じて
コンデンサ７４を放電させ、時間遅延回路をリセツト
し、回路６０がスイツチ４４の後続の閉鎖に正常に応答
することを可能にする。
第３図は本発明の第３の実施態様に従つて構成された回
路８０を示す。回路８０は、本質的には、JFET７０の代
わりに第２のMOSFET８２及び抵抗体８４が追加されてい
ることを除いては、回路６０と同一である。MOSFET８２
は抵抗体７６とトランジスタ６８のベースの間に接続さ
れ、MOSFET８２のドレン端子は抵抗体７６に接続され、
そしてソース端子はトランジスタ６８のベース端子に接
続される。MOSFET８２のゲート端子は抵抗体７２とコン
デンサ７４の間の結合部に接続される。抵抗体８４はト
ランジスタ６８のベース端子とエミツタ端子の間に接続
される。
MOSFET８２の追加は回路６０内の抵抗体７６に起因する
出力端子１６と１８の間の漏れ電流経路を排除する。第
２図において、MOSFET３８が非導電状態のとき、抵抗体
７６及びトランジスタ６８のベース−エミツタ接合を通
じる漏れ経路が存在することがわかる。この経路はMOSF
ET３８が非導電状態のとき、負荷４６に少量の電流を流
がす原因となる。ある用途においては、この漏れ電流は
望ましくない。
第３図において、MOSFET８２はコンデンサ７４間に電圧
が出現すると導電状態にバイアスされる。このコンデン
サ電圧はアレイ２６によつて抵抗体７２を通じて提供さ
れる。スイツチ４４が開放しており、MOSFET３８が非導
電状態にあるときは、コンデンサ７４の間には電圧は存
在せず、従つて、MOSFET８２は通電しない。この状態で
は、抵抗体７６に電流は流れず、こうして漏れ電流問題
が解消される。スイツチ４４が閉じると、アレイ２６か
らの電圧はMOSFET８２が導電状態になるまでコンデンサ
７４を充電する。前述したごとく、抵抗体７２及びコン
デンサ７４はMOSFET８２がMOSFET３８が完全に導電状態
にスイツチされるまで通電を開始しないように選択され
る。MOSFET８２が導電状態になると、MOSFET３８間の電
圧が抵抗体７６及び８４を通じてトランジスタ６８のベ
ースに提供される。抵抗体８４の値は電流過負荷のレベ
ルをトランジスタ６８が導電状態にスイツチする点に調
節するように選択される。
第４図は本発明の第４の実施態様の回路９０を示す。回
路９０は、本質的には回路80と類似したものであるが、
MOSFET３８と組み合わせにMOSFET９２を使用することに
よつて、出力端子１６及び１８への電流の双方向通電を
提供する。回路９０が回路８０と異なる点は以下の通り
である。MOSFET３８と類似の構造を持つMOSFET９２のソ
ース端子がMOSFET３８のソース端子３６と共通に接続さ
れる。MOSFET９２のドレン端子は、一方、出力端子１８
に接続される。MOSFET９２のゲート端子はMOSFET３８の
ゲート端子３４に接続される。ダイオード９４及び９６
が提供されるが、ダイオード９４の陽極は出力端子１６
に接続され、そしてダイオード９６の陽極は出力端子１
８に接続される。ダイオード９４及び９６の陰極端子は
互いに結合され抵抗体７６に接続される。
MOSFET３８及び９２は出力端子１６及び１８の間の双方
向電流経路を提供するが、これは回路９０を起動し、交
流電源９７から電源の供給を受ける負荷４６を制御す
る。アレイ２６からの電圧は２個のパワーMOSFETを同時
的に制御するのに使用される。ステアリング ダイオー
ド９４及び９６は、抵抗体７６を介して、MOSFET３８か
MOSFET９２のいずれかに流れる電流の指標を提供する。
従つて、電流過負荷状態が存在すると、その電流の流れ
の方向と関係なく、この事象がダイオード９４及び９６
並びに抵抗体７６によつて検出される。この事象は出力
端子１６及び１８を流れる過負荷電流の方向によつて、
MOSFET３８あるいはMOSFET９２間に出現する電圧の増加
として表われる。いずれの場合も、トランジスタ６８は
導電状態にスイツチされMOSFET３８及び９２の両方をオ
フとする。回路８０の場合と同様に、回路９０はスイツ
チ４４を開放することによつてリセツトされる。
回路８０及び９０のいくつかの用途においては、抵抗体
をライン１００のゲート端子３４とトランジスタ６８の
コレクタ端子の間に含み、また抵抗体７２と並列にコン
デンサを含むことが要求される。この２個の追加の要求
はフイルタを形成し、特にこれら回路が低温にて使用さ
れるとき、寄生振動の発生を防止するのに使用される。
他の用途においては、抵抗体８４の全部あるいは一部を
負の温度計数を持つサーミスタと交換することもでき
る。この交換は要素の温度変動を補正することによつて
広い温度範囲においてこれら回路がオフとなる過負荷電
流レベルを概むね一定に保つために使用される。
本発明の特定の実施態様を詳細に記述することによつて
開示したが、本発明はこれら特定の実施態様に制限され
るものではない。当業者にとつては、本発明の精神と範
囲から逸脱することなく多くの変更を行なうことが可能
であろう。したがつて、本発明は上記の特許請求の範囲
によつてのみ制限されるものとする。
【図面の簡単な説明】
第１図は本発明の第１の実施例の概要を示す図であり、
ここではシリコン制御整流器が電流過負荷の際にMOSFET
からのバイアス信号を分流するのに使用され； 第２図は本発明の第２の実施例の概要を示す図であり、
ここではトランジスタが電流過負荷の際にMOSFETをオフ
にするのに使用され； 第３図は本発明の第３の実施例の概要を示す図であり、
ここでは第１のMOSFETが導電状態にないときこのまわり
の電流経路を削除するために第２図の回路に第２のMOSF
ETが追加されており；そして 第４図は本発明の第４の実施例の概要を示す図であり、
ここでは第３図の回路が第３のMOSFETと結合されこれに
よつて双方向の負荷電流を流す能力を持つスイツチング
構成に対し電流過負荷保護が提供される。 〔主要部分の符号の説明〕 制御回路……１０
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−210727（ＪＰ，Ａ) 特開 昭58−130726（ＪＰ，Ａ) 特開 昭58−178632（ＪＰ，Ａ) 特開 昭55−136720（ＪＰ，Ａ) 実開 昭57−178735（ＪＰ，Ｕ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】入出力端子を有する電子制御回路におい
    て、 ゲート端子ならびにドレン及びソース端子をもつＭＯＳ
    ＦＥＴ； 該出力端子に該ドレン及びソース端子を接続するための
    手段； 該回路へ入力信号を印加するのに応答してバイアス信号
    を提供するための手段； 該ＭＯＳＦＥＴを流れる電流のレベルが所定の値を越え
    たとき該バイアス信号によって該ＭＯＳＦＥＴを導通状
    態にバイアスできるように、該ＭＯＳＦＥＴの該ゲート
    及びソース端子に該バイアス手段を接続するための手
    段； 該ＭＯＳＦＥＴを流れる電流のレベルを指示するための
    検出器手段；及び 該検出器手段に応答し、該ＭＯＳＦＥＴを流れる電流の
    レベルが所定の値を越えたとき該バイアス信号を分路す
    るための分路手段から成り、 前記分路手段が、ベース、エミッタ及びコレクタ端子を
    持つトランジスタ、並びにエミッタ及びコレクタ端子を
    それぞれＭＯＳＦＥＴのソース及びゲート端子に接続す
    るための手段を含み、そして 前記検出器手段が、第１の抵抗体をＭＯＳＦＥＴのドレ
    ン端子と該トランジスタのベース端子の間に接続するた
    めの第１の抵抗体手段、及び該第１の抵抗体を通じて該
    トランジスタのベース端子に流れる電流の供給を遅延す
    るための遅延手段を含み、 該遅延手段が、ソース、ドレン及びゲート端子を持つ接
    合型ＦＥＴ、該ドレン端子を該トランジスタのベース端
    子に接続するための手段、該ソース端子を該トランジス
    タのエミッタ端子に接続するための手段、第２の抵抗
    体、該第２の抵抗体をＭＯＳＦＥＴのゲート端子と接合
    型ＦＥＴのゲート端子の間に接続するための手段、コン
    デンサ、及び該コンデンサを接合型ＦＥＴのゲート端子
    とソース端子間に接続するための手段を含むことを特徴
    とする、電子制御回路。
  2. 【請求項２】入出力端子を有する電子制御回路におい
    て、 ゲート端子並びにドレン及びソース端子を持つ第１のＭ
    ＯＳＦＥＴ； 該出力端子に該ドレン及びソース端子を接続するための
    手段； 該回路へ入力信号を印加するのに応答してバイアス信号
    を提供するための手段； 該第１のＭＯＳＦＥＴを流れる電流のレベルが所定の値
    を越えたとき該バイアス信号によって該第１のＭＯＳＦ
    ＥＴを導電状態にバイアスできるように、該第１のＭＯ
    ＳＦＥＴの該ゲート及びソース端子に該バイアス手段を
    接続するための手段； 該第１のＭＯＳＦＥＴを流れる電流のレベルを指示する
    ための検出器手段；及び 該検出器手段に応答し、該第１のＭＯＳＦＥＴを流れる
    電流のレベルが所定の値を越えたとき該バイアス信号を
    分路するための分路手段からなり、 前記分路手段が、ベース、エミッタ、及びコレクタ端子
    を持つトランジスタ、並びにエミッタ及びコレクタ端子
    をそれぞれ該第１のＭＯＳＦＥＴのソース及びゲート端
    子に接続するための手段を含み、そして 前記検出器手段が、第１の抵抗体、該第１の抵抗体を該
    第１のＭＯＳＦＥＴのドレン端子と該トランジスタのベ
    ース端子の間に接続するための手段、該第１の抵抗体を
    通じて該トランジスタのベース端子に流れる電流の供給
    を遅延するための手段、第２の抵抗体、及び該第２の抵
    抗体を該トランジスタのベース端子とエミッタ端子の間
    に接続するための手段を含み； 前記第１の抵抗体を接続するための手段が、第２のＭＯ
    ＳＦＥＴ、及び該第２のＭＯＳＦＥＴを該第１の抵抗体
    と該トランジスタの該ベース端子の間に接続するための
    手段を含み；そして 該遅延手段が、第３の抵抗体及びコンデンサを含む直列
    回路、該直列回路を該第１のＭＯＳＦＥＴのゲート端子
    とソース端子との間に接続するための手段、及び該第２
    のＭＯＳＦＥＴのゲート端子を該第３の抵抗体と該コン
    デンサの間の結合部に接続するための手段を含むことを
    特徴とする、電子制御回路。
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