JPH065680B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JPH065680B2 JPH065680B2 JP59182749A JP18274984A JPH065680B2 JP H065680 B2 JPH065680 B2 JP H065680B2 JP 59182749 A JP59182749 A JP 59182749A JP 18274984 A JP18274984 A JP 18274984A JP H065680 B2 JPH065680 B2 JP H065680B2
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- JP
- Japan
- Prior art keywords
- oxide film
- conductive
- forming
- gate
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は半導体装置の製造方法に関する。
従来技術 ソースおよびドレーンの各接点窓のアルミニウム電極
は、絶縁膜の段差において断線がおきやすい。これを防
止するために、PSG絶縁膜を融解させて接点窓の段差を
緩やかにする方法、あるいは接点窓にシリコンをエピタ
キシャル成長させて接点窓を持ち上げてアルミニウム配
線する方法がある。
は、絶縁膜の段差において断線がおきやすい。これを防
止するために、PSG絶縁膜を融解させて接点窓の段差を
緩やかにする方法、あるいは接点窓にシリコンをエピタ
キシャル成長させて接点窓を持ち上げてアルミニウム配
線する方法がある。
解決しようとする問題点 たとえば三次元素子のこの技術を応用すると、１０００
℃以上の高温度が必要であり、再結晶シリコンのなかの
粒子間の不純物の異常拡散がおこりやすく、実施できな
い。また、PSGの融解は段差を解消するものではなく、
また接点窓のエピタキシャル成長は窓の側面に巣ができ
る欠点も有する。
℃以上の高温度が必要であり、再結晶シリコンのなかの
粒子間の不純物の異常拡散がおこりやすく、実施できな
い。また、PSGの融解は段差を解消するものではなく、
また接点窓のエピタキシャル成長は窓の側面に巣ができ
る欠点も有する。
解決するための手段 上記問題点は、 １）シリコン基板にフィールド酸化膜およびゲート酸化
膜を形成した後、ゲート電極をマスクとしてソース領域
およびドレーン領域の酸化膜を除去する工程と、 ２）全面に導電膜を形成する工程と、 ３）ソース領域およびドレーン領域の各接点窓に相当す
る領域に位置する導電膜をホトレジストマスクで被覆す
る工程と、 ４）基板のシリコン面まで導電膜をエッチングして、ソ
ースおよびドレーンの導電柱を形成し、かつホトレジス
トマスクを除去する工程と、 ５）イオン注入して、ソースおよびドレーンを形成する
工程と、 ６）全面に導電柱の頂面と同じ高さの酸化膜を形成する
工程と、 ７）導電柱上の酸化膜をバイアススパッタリングして除
去するとともに、酸化膜のゲート上に突出する部分を除
去して平坦化する工程と、 ８）イオン拡散し、かつ導電柱上に電極を形成する工程
とを含むことを特徴とする半導体装置の製法によって解
決することができる。
膜を形成した後、ゲート電極をマスクとしてソース領域
およびドレーン領域の酸化膜を除去する工程と、 ２）全面に導電膜を形成する工程と、 ３）ソース領域およびドレーン領域の各接点窓に相当す
る領域に位置する導電膜をホトレジストマスクで被覆す
る工程と、 ４）基板のシリコン面まで導電膜をエッチングして、ソ
ースおよびドレーンの導電柱を形成し、かつホトレジス
トマスクを除去する工程と、 ５）イオン注入して、ソースおよびドレーンを形成する
工程と、 ６）全面に導電柱の頂面と同じ高さの酸化膜を形成する
工程と、 ７）導電柱上の酸化膜をバイアススパッタリングして除
去するとともに、酸化膜のゲート上に突出する部分を除
去して平坦化する工程と、 ８）イオン拡散し、かつ導電柱上に電極を形成する工程
とを含むことを特徴とする半導体装置の製法によって解
決することができる。
実施例 第１図を参照して、本発明の半導体装置の製法の１つの
実施態様を説明する。１）シリコン基板１を熱酸化して
フィールド酸化膜２およびゲート酸化膜３を形成し、こ
の上にポリシリコン膜をCVDによって形成し、これをエ
ッチングしてゲート４を形成した。なお、好ましい態様
として、ゲート４にレーザービームを照射して、表面の
ポリシリコンを融解して再結晶化した。これは後のエッ
チング工程において、全面ポリシリコンとゲートポリシ
リコンのエッチング比を上げてゲートを保護するためで
ある。２）次にゲートのシリコンをマスクとしてソース
領域およびドレーン領域の酸化膜を除去した。３）導電
膜として厚み５０００〜８０００Åのポリシリコン膜５
をCVDによって形成して全面を被覆した。なお導電膜と
して、ポリシリコンの代りにモリブデン、またはタング
ステンを使用することもできるが、このときはさきのゲ
ートシリコン再結晶化は不要である。４）ホトレジスト
マスク６を、ソース領域およびドレーン領域の各接点窓
に相当する領域のポリシリコン膜５の上に設けた。５）
ポリシリコン膜５をリアクディブイオンエッチングし
て、丁度基板１の面まで達したときにエッチングを終了
した。ゲート４は表面４′が再結晶化されているのでエ
ッチングされずに残り、ホトレジストマスク６の下には
ソース７およびドレーン８のための高さ５０００〜８０
００Åの導電柱５′が残った。ホトレジストマスク６は
剥離して、除去した。６）ひ素イオンを注入してソース
およびドレーンを形成した。このとき導電柱５′にも注
入された。もし、常法のように、工程１）においてイオ
ン注入を行なう場合は、基板シリコン１を損傷してエッ
チングレートが上がり、ポリシリコン膜５とのエッチン
グレートの差が少なくなるので、丁度基板面においてエ
ッチングを終了することが困難になる。７）導電柱５′
およびゲート４を載せたシリコン基板１の上に、CVDに
よって導電柱５′の頂面の高さと同じ高さの酸化膜９を
形成した。このとき導電柱５′の上にも球状の酸化膜
９′が沈着した。８）バイアススパッタリングによって
導電柱５′上の酸化膜９′を除去し、同時にゲート上に
突出する酸化膜も平坦化された。９）アニールによりソ
ース７およびドレーン８をそれぞれ導電柱５′の下で一
体化した。なおアルミニウム電極配線１０を形成した。
導電柱５′と酸化膜９とが同一の高さであるので、断線
の恐れは全くない。
実施態様を説明する。１）シリコン基板１を熱酸化して
フィールド酸化膜２およびゲート酸化膜３を形成し、こ
の上にポリシリコン膜をCVDによって形成し、これをエ
ッチングしてゲート４を形成した。なお、好ましい態様
として、ゲート４にレーザービームを照射して、表面の
ポリシリコンを融解して再結晶化した。これは後のエッ
チング工程において、全面ポリシリコンとゲートポリシ
リコンのエッチング比を上げてゲートを保護するためで
ある。２）次にゲートのシリコンをマスクとしてソース
領域およびドレーン領域の酸化膜を除去した。３）導電
膜として厚み５０００〜８０００Åのポリシリコン膜５
をCVDによって形成して全面を被覆した。なお導電膜と
して、ポリシリコンの代りにモリブデン、またはタング
ステンを使用することもできるが、このときはさきのゲ
ートシリコン再結晶化は不要である。４）ホトレジスト
マスク６を、ソース領域およびドレーン領域の各接点窓
に相当する領域のポリシリコン膜５の上に設けた。５）
ポリシリコン膜５をリアクディブイオンエッチングし
て、丁度基板１の面まで達したときにエッチングを終了
した。ゲート４は表面４′が再結晶化されているのでエ
ッチングされずに残り、ホトレジストマスク６の下には
ソース７およびドレーン８のための高さ５０００〜８０
００Åの導電柱５′が残った。ホトレジストマスク６は
剥離して、除去した。６）ひ素イオンを注入してソース
およびドレーンを形成した。このとき導電柱５′にも注
入された。もし、常法のように、工程１）においてイオ
ン注入を行なう場合は、基板シリコン１を損傷してエッ
チングレートが上がり、ポリシリコン膜５とのエッチン
グレートの差が少なくなるので、丁度基板面においてエ
ッチングを終了することが困難になる。７）導電柱５′
およびゲート４を載せたシリコン基板１の上に、CVDに
よって導電柱５′の頂面の高さと同じ高さの酸化膜９を
形成した。このとき導電柱５′の上にも球状の酸化膜
９′が沈着した。８）バイアススパッタリングによって
導電柱５′上の酸化膜９′を除去し、同時にゲート上に
突出する酸化膜も平坦化された。９）アニールによりソ
ース７およびドレーン８をそれぞれ導電柱５′の下で一
体化した。なおアルミニウム電極配線１０を形成した。
導電柱５′と酸化膜９とが同一の高さであるので、断線
の恐れは全くない。
この実施例では、ポリシリコンをCVDでつけたが、モリ
ブデンまたはタングステンを使用するときは、スパッタ
リングでつけることもできる。
ブデンまたはタングステンを使用するときは、スパッタ
リングでつけることもできる。
本発明の製法は、表面が平坦化されるので半導体素子の
三次元化が信頼性よく実現できる。
三次元化が信頼性よく実現できる。
発明の効果 本発明によれば、電極配線の断線を防止することがで
き、また三次元構造の直接層間配線に利用できることも
有利である。なお、低温度の反応によって半導体装置を
製造することもできる。
き、また三次元構造の直接層間配線に利用できることも
有利である。なお、低温度の反応によって半導体装置を
製造することもできる。
第１図１)〜９）は本発明の半導体装置の製法を示す工
程図である。 １…シリコン基板、２…フィールド酸化膜、３…ゲート
酸化膜、４…ゲートポリシリコン、５…導電膜、５′…
導電柱、６…ホトレジストマスク、７…ドレーン、８…
ソース、９…酸化膜、９′…球状の酸化膜、１０…電
極。
程図である。 １…シリコン基板、２…フィールド酸化膜、３…ゲート
酸化膜、４…ゲートポリシリコン、５…導電膜、５′…
導電柱、６…ホトレジストマスク、７…ドレーン、８…
ソース、９…酸化膜、９′…球状の酸化膜、１０…電
極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河村 誠一郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 森 治久 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 向井 良一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 伊沢 哲夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−53019（ＪＰ，Ａ) 特開 昭57−141968（ＪＰ，Ａ)
Claims (1)
- 【請求項１】１）シリコン基板にフィールド酸化膜およ
びゲート酸化膜を形成した後、ゲート電極をマスクとし
てソース領域およびドレーン領域の酸化膜を除去する工
程と、 ２）全面に導電膜を形成する工程と、 ３）ソース領域およびドレーン領域の各接点窓に相当す
る領域に位置する導電膜をホトレジストマスクで被覆す
る工程と、 ４）基板のシリコン面まで導電膜をエッチングしてソー
スおよびドレーンの導電柱を形成し、かつホトレジスト
マスクを除去する工程と、 ５）イオン注入して、ソースおよびドレーンを形成する
工程と、 ６）全面に導電柱の頂面と同じ高さの酸化膜を形成する
工程と、 ７）導電柱上の酸化膜をバイアススパッタリングして除
去するとともに、酸化膜のゲート上に突出する部分を除
去して平坦化する工程と、 ８）イオン拡散し、かつ導電柱上に電極を形成する工程
とを含むことを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182749A JPH065680B2 (ja) | 1984-09-03 | 1984-09-03 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182749A JPH065680B2 (ja) | 1984-09-03 | 1984-09-03 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161466A JPS6161466A (ja) | 1986-03-29 |
| JPH065680B2 true JPH065680B2 (ja) | 1994-01-19 |
Family
ID=16123761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182749A Expired - Lifetime JPH065680B2 (ja) | 1984-09-03 | 1984-09-03 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065680B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176742A (en) * | 1981-04-21 | 1982-10-30 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and manufacture thereof |
| JPS57204145A (en) * | 1981-06-10 | 1982-12-14 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57141968A (en) * | 1981-07-01 | 1982-09-02 | Nec Corp | Insulated gate type field effect transistor |
-
1984
- 1984-09-03 JP JP59182749A patent/JPH065680B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6161466A (ja) | 1986-03-29 |
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