JPH0656850B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0656850B2 JPH0656850B2 JP59179327A JP17932784A JPH0656850B2 JP H0656850 B2 JPH0656850 B2 JP H0656850B2 JP 59179327 A JP59179327 A JP 59179327A JP 17932784 A JP17932784 A JP 17932784A JP H0656850 B2 JPH0656850 B2 JP H0656850B2
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- Japan
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- collector
- type semiconductor
- overvoltage
- pnp transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は過電圧が印加される可能性のある半導体回路に
過電圧破壊防止素子を付加した半導体装置に関する。
過電圧破壊防止素子を付加した半導体装置に関する。
従来の半導体回路では、特開昭56-79463の例で見られる
ようにトランジスタと抵抗で形成されており、本発明よ
り構造が複雑である。
ようにトランジスタと抵抗で形成されており、本発明よ
り構造が複雑である。
従って、従来の過電圧破壊防止素子には、構造が複雑な
為、配線及び拡散工程の欠陥等の影響を受け易く、不良
率が高くしかも特性のバラツキが大きいという問題があ
る。
為、配線及び拡散工程の欠陥等の影響を受け易く、不良
率が高くしかも特性のバラツキが大きいという問題があ
る。
過電圧破壊防止素子を半導体回路に付加しないと、半導
体回路の外部入力端子と電源線との間、あるいは外部入
力端子と接地線との間に、静電気や雷等の影響で過電圧
が印加されると、内部の素子が破壊されるという問題が
ある。
体回路の外部入力端子と電源線との間、あるいは外部入
力端子と接地線との間に、静電気や雷等の影響で過電圧
が印加されると、内部の素子が破壊されるという問題が
ある。
上記の問題点を解決するために、本発明に係る半導体装
置は、外部端子と正電源線と接地線を有するＴＴＬ回路
と、過電圧破壊防止用のマルチコレクタ型ＰＮＰトラン
ジスタとを具備し、 該マルチコレクタ型ＰＮＰトランジスタは、ｐ型半導体
基板の上に形成され且つベース領域として機能するｎ型
半導体領域と、該ｎ型半導体領域内に形成され且つエミ
ッタ領域として機能するｐ型半導体領域と、前記ｎ型半
導体領域内に形成され且つ第１のコレクタ領域として機
能するｐ型半導体領域と、前記ｎ型半導体領域を他の素
子から分離するように形成され且つ第２のコレクタ領域
として機能するｐ型半導体領域とを有し、 前記第１のコレクタ領域を前記ＴＴＬ回路の正電源線に
接続し、前記第２のコレクタ領域を前記ｐ型半導体基板
を介して前記ＴＴＬ回路の接地線に接続し、前記エミッ
タ領域を前記ＴＴＬ回路の外部端子に接続し、前記ベー
ス領域をオープン状態としたことを特徴とする。
置は、外部端子と正電源線と接地線を有するＴＴＬ回路
と、過電圧破壊防止用のマルチコレクタ型ＰＮＰトラン
ジスタとを具備し、 該マルチコレクタ型ＰＮＰトランジスタは、ｐ型半導体
基板の上に形成され且つベース領域として機能するｎ型
半導体領域と、該ｎ型半導体領域内に形成され且つエミ
ッタ領域として機能するｐ型半導体領域と、前記ｎ型半
導体領域内に形成され且つ第１のコレクタ領域として機
能するｐ型半導体領域と、前記ｎ型半導体領域を他の素
子から分離するように形成され且つ第２のコレクタ領域
として機能するｐ型半導体領域とを有し、 前記第１のコレクタ領域を前記ＴＴＬ回路の正電源線に
接続し、前記第２のコレクタ領域を前記ｐ型半導体基板
を介して前記ＴＴＬ回路の接地線に接続し、前記エミッ
タ領域を前記ＴＴＬ回路の外部端子に接続し、前記ベー
ス領域をオープン状態としたことを特徴とする。
ＴＴＬ回路の通常動作中は、マルチコレクタ型ＰＮＰト
ランジスタのベースはオープン状態になっているので、
過電圧が外部端子に印加されない定常時には該ＰＮＰト
ランジスタに電流は流れないが、外部端子に静電気等に
より過電圧が印加されると該ＰＮＰトランジスタのエミ
ッタ・ベース間接合は導通し、これによって該ＰＮＰト
ランジスタはオンとなり、外部端子からエミッタ及び第
１のコレクタを通って正電源線に過電圧電荷が放電され
ると共に、外部端子からエミッタ及び第２のコレクタを
通って接地線にも過電圧電荷が放電される。過電圧電荷
が多い場合には、ＰＮＰトランジスタのエミッタ・コレ
クタ間がブレークダウンして放電を完了する。
ランジスタのベースはオープン状態になっているので、
過電圧が外部端子に印加されない定常時には該ＰＮＰト
ランジスタに電流は流れないが、外部端子に静電気等に
より過電圧が印加されると該ＰＮＰトランジスタのエミ
ッタ・ベース間接合は導通し、これによって該ＰＮＰト
ランジスタはオンとなり、外部端子からエミッタ及び第
１のコレクタを通って正電源線に過電圧電荷が放電され
ると共に、外部端子からエミッタ及び第２のコレクタを
通って接地線にも過電圧電荷が放電される。過電圧電荷
が多い場合には、ＰＮＰトランジスタのエミッタ・コレ
クタ間がブレークダウンして放電を完了する。
一方、ＴＴＬ回路の製造中においては、フローティング
状態にある正電源線及び接地線上に過電圧電荷が印加さ
れることがある。この時、外部端子が接地されると、従
来はＴＴＬ回路内部を通って過電圧電荷が外部端子に放
電されていたが、本発明によれば、ＴＴＬ回路内部を通
らずにマルチコレクタ型ＰＮＰトランジスタにより過電
圧電荷は正電源線及び接地線にそれぞれ接続されている
第１及び第２のコレクタからエミッタを通って外部端子
に放電される。この場合、ＰＮＰトランジスタのコレク
タはエミッタとして働き、エミッタはコレクタとして働
く。このようにして、ＴＴＬ回路の内部素子の過電圧破
壊は防止される。
状態にある正電源線及び接地線上に過電圧電荷が印加さ
れることがある。この時、外部端子が接地されると、従
来はＴＴＬ回路内部を通って過電圧電荷が外部端子に放
電されていたが、本発明によれば、ＴＴＬ回路内部を通
らずにマルチコレクタ型ＰＮＰトランジスタにより過電
圧電荷は正電源線及び接地線にそれぞれ接続されている
第１及び第２のコレクタからエミッタを通って外部端子
に放電される。この場合、ＰＮＰトランジスタのコレク
タはエミッタとして働き、エミッタはコレクタとして働
く。このようにして、ＴＴＬ回路の内部素子の過電圧破
壊は防止される。
また、ＰＮＰトランジスタは一般的に、順方向トランジ
スタ特性と逆方向トランジスタ特性を近づけることが容
易であり、コレクタとエミッタを逆に使用してもトラン
ジスタとしての特性を維持できるという特徴を持ってい
る。従って、素子の複合化を容易に行うことができ、そ
れによって保護素子としてのＰＮＰトランジスタの専有
面積を小さくすることができる。
スタ特性と逆方向トランジスタ特性を近づけることが容
易であり、コレクタとエミッタを逆に使用してもトラン
ジスタとしての特性を維持できるという特徴を持ってい
る。従って、素子の複合化を容易に行うことができ、そ
れによって保護素子としてのＰＮＰトランジスタの専有
面積を小さくすることができる。
以下、本発明の実施例を図面によって説明する。
第１図は本発明の一実施例による半導体装置の回路図で
ある。本実施例では、半導体回路の一例としてTTL(Tran
sistor Transistor Logic)回路を採用している。同図に
おいて、過電圧破壊防止素子Ｐ１，Ｐ２，Ｐ３及びＰ４
がそれぞれ、入力端子Ｉと電源線Ｖccとの間、入力端子
Ｉと接地線GNDとの間、出力端子Ｏと電源線Ｖccとの
間、及び出力端子Ｏと接地線GNDとの間に接続されてい
る。各過電圧破壊防止素子はPNPトランジスタＱからな
っており、そのエミッタは入力端子Ｉ又は出力端子Ｏに
接続され、コレクタは電源線Ｖcc又は接地線GNDに接続
され、ベースはオープンとなっている。
ある。本実施例では、半導体回路の一例としてTTL(Tran
sistor Transistor Logic)回路を採用している。同図に
おいて、過電圧破壊防止素子Ｐ１，Ｐ２，Ｐ３及びＰ４
がそれぞれ、入力端子Ｉと電源線Ｖccとの間、入力端子
Ｉと接地線GNDとの間、出力端子Ｏと電源線Ｖccとの
間、及び出力端子Ｏと接地線GNDとの間に接続されてい
る。各過電圧破壊防止素子はPNPトランジスタＱからな
っており、そのエミッタは入力端子Ｉ又は出力端子Ｏに
接続され、コレクタは電源線Ｖcc又は接地線GNDに接続
され、ベースはオープンとなっている。
入力端子Ｉ又は出力端子Ｏに静電気や雷等による急峻な
立上りで振幅の大きいパルスが印加されると、PNPトラ
ンジスタＱのエミッタ−ベース間にベースをチャージア
ップするための電流が流れ、これがPNPトランジスタＱ
のベース電流となるので、PNPトランジスタＱはオンと
なる。このPNPトランジスタのオン電流により、入力端
子Ｉ又は出力端子Ｏ上の過電圧の電荷は電源線Ｖcc又は
接地線GNDに放電されるので、TTL回路の内部素子、図に
おいては、入力ダイオードＤ１，クランプダイオードＤ
２，出力トランジスタＴ１等が過電圧破壊から防止され
る。
立上りで振幅の大きいパルスが印加されると、PNPトラ
ンジスタＱのエミッタ−ベース間にベースをチャージア
ップするための電流が流れ、これがPNPトランジスタＱ
のベース電流となるので、PNPトランジスタＱはオンと
なる。このPNPトランジスタのオン電流により、入力端
子Ｉ又は出力端子Ｏ上の過電圧の電荷は電源線Ｖcc又は
接地線GNDに放電されるので、TTL回路の内部素子、図に
おいては、入力ダイオードＤ１，クランプダイオードＤ
２，出力トランジスタＴ１等が過電圧破壊から防止され
る。
なお、通常の使用状態では、入力端子Ｉ又は出力端子Ｏ
と電源線Ｖccとの間に図示の如き過電圧破壊防止素子Ｐ
１，Ｐ３を設ける迄もなく、過電圧の電荷は過電圧破壊
防止素子Ｐ２，Ｐ４を介して接地線GNDに放電される
が、TTL回路の製造中は接地線、電源線共に電気的にフ
ローティング状態にあるので、電源線Ｖccへの放電も考
慮して過電圧破壊防止素子Ｐ１，Ｐ３を設けた。
と電源線Ｖccとの間に図示の如き過電圧破壊防止素子Ｐ
１，Ｐ３を設ける迄もなく、過電圧の電荷は過電圧破壊
防止素子Ｐ２，Ｐ４を介して接地線GNDに放電される
が、TTL回路の製造中は接地線、電源線共に電気的にフ
ローティング状態にあるので、電源線Ｖccへの放電も考
慮して過電圧破壊防止素子Ｐ１，Ｐ３を設けた。
第２図は第１図の回路中のPNPトランジスタＱの１つの
断面構造の１例を示す図である。第２図において、濃度
がＰ-のＰ形基板１上に濃度ｎ-のエピタキシャル層２が
形成されており、エピタキシャル層２内に濃度Ｐ+の拡
散層３が形成されており、エピタキシャル層２は濃度Ｐ
+の分離領域４によって他の素子と分離されている。エ
ピタキシャル層２はPNPトランジスタのベース領域であ
り、Ｐ+拡散層３はエミッタ領域であり、Ｐ+分離領域４
はコレクタ領域である。分離領域４はＰ-形基板１を介
して接地されているので、第２図の構造は第１図の素子
Ｐ２及びＰ４にのみ適用可能である。
断面構造の１例を示す図である。第２図において、濃度
がＰ-のＰ形基板１上に濃度ｎ-のエピタキシャル層２が
形成されており、エピタキシャル層２内に濃度Ｐ+の拡
散層３が形成されており、エピタキシャル層２は濃度Ｐ
+の分離領域４によって他の素子と分離されている。エ
ピタキシャル層２はPNPトランジスタのベース領域であ
り、Ｐ+拡散層３はエミッタ領域であり、Ｐ+分離領域４
はコレクタ領域である。分離領域４はＰ-形基板１を介
して接地されているので、第２図の構造は第１図の素子
Ｐ２及びＰ４にのみ適用可能である。
第３図は第１図の素子Ｐ１及びＰ３に適用可能な素子の
断面構造を示す図である。第３図においては、エピタキ
シャル層２内にＰ+形拡散層３１及び３２が設けられて
おり、他の構造は第２図と同様である。第３図の構造に
すれば、PNPトランジスタのエミッタ領域がＰ+形拡散領
域３１、コレクタ領域がＰ+形拡散領域３２となり、接
地されている基板とコレクタ領域が電気的に分離されて
いるので、コレクタを電源線Ｖccに接続できる。
断面構造を示す図である。第３図においては、エピタキ
シャル層２内にＰ+形拡散層３１及び３２が設けられて
おり、他の構造は第２図と同様である。第３図の構造に
すれば、PNPトランジスタのエミッタ領域がＰ+形拡散領
域３１、コレクタ領域がＰ+形拡散領域３２となり、接
地されている基板とコレクタ領域が電気的に分離されて
いるので、コレクタを電源線Ｖccに接続できる。
第４図は本発明の他の実施例による過電破壊防止素子と
してのPNPトランジスタの回路図である。第４図におい
ては、マルチコレクタPNPトランジスタＱ１が採用され
ており、これが第１図の過電圧破壊防止素子Ｐ１〜Ｐ４
の替りに用いられ得る。
してのPNPトランジスタの回路図である。第４図におい
ては、マルチコレクタPNPトランジスタＱ１が採用され
ており、これが第１図の過電圧破壊防止素子Ｐ１〜Ｐ４
の替りに用いられ得る。
第５図は第４図の素子の断面構造を示す図である。第５
図においては、エピタキシャル層２内にＰ+形拡散層３
４及び３５を設けてあり、他の構造は第２図と同様であ
る。第５図の構造により、PNPトランジスタＱ１の第１
コレクタはＰ+形分離領域４及びＰ-形基板を介して接地
され、Ｐ+形拡散層３４はエミッタ領域となり、Ｐ+形拡
散層３５は第２コレクタ領域となり、ｎ-形エピタキシ
ャル層２はベース領域となる。
図においては、エピタキシャル層２内にＰ+形拡散層３
４及び３５を設けてあり、他の構造は第２図と同様であ
る。第５図の構造により、PNPトランジスタＱ１の第１
コレクタはＰ+形分離領域４及びＰ-形基板を介して接地
され、Ｐ+形拡散層３４はエミッタ領域となり、Ｐ+形拡
散層３５は第２コレクタ領域となり、ｎ-形エピタキシ
ャル層２はベース領域となる。
第２図、第３図及び第５図に示した断面構造から明らか
なように、PNPトランジスタＱ及びＱ１は動作上、エミ
ッタがコレクタとして動作し、コレクタがエミッタとし
て動作することも可能である。従って、第１図及び第４
図に示したPNPトランジスタＱ及びＱ１のコレクタをエ
ミッタと表示し、エミッタをコレクタと表示しても、本
発明の範囲に含まれる。
なように、PNPトランジスタＱ及びＱ１は動作上、エミ
ッタがコレクタとして動作し、コレクタがエミッタとし
て動作することも可能である。従って、第１図及び第４
図に示したPNPトランジスタＱ及びＱ１のコレクタをエ
ミッタと表示し、エミッタをコレクタと表示しても、本
発明の範囲に含まれる。
以上説明したように、本発明によれば過電圧破壊防止素
子としてPNPトランジスタのベースをオープンにしたこ
とにより、過電圧が印加されない定常時には過電圧破壊
防止素子に電流は流れないので、電力が無駄に消費され
ないという効果が得られ、且つ、静電気等による過電圧
が半導体回路の外部端子に印加された場合は過電圧を生
ずる電荷が過電圧破壊防止素子を通って電源線又は接地
線に放電するので、半導体回路の内部素子の過電圧によ
る破壊を防止することができる。
子としてPNPトランジスタのベースをオープンにしたこ
とにより、過電圧が印加されない定常時には過電圧破壊
防止素子に電流は流れないので、電力が無駄に消費され
ないという効果が得られ、且つ、静電気等による過電圧
が半導体回路の外部端子に印加された場合は過電圧を生
ずる電荷が過電圧破壊防止素子を通って電源線又は接地
線に放電するので、半導体回路の内部素子の過電圧によ
る破壊を防止することができる。
また、ＰＮＰトランジスタは、その素子構造から明らか
なように、コレクタとエミッタを逆に使用してもトラン
ジスタとしての特性を維持できるという特徴、言い換え
ると、順方向トランジスタ特性と逆方向トランジスタ特
性が似ているという特徴を有しているので、素子の複合
化が容易となり、それによって保護回路（つまり保護素
子としてのＰＮＰトランジスタ）の専有面積を小さくす
ることができる。
なように、コレクタとエミッタを逆に使用してもトラン
ジスタとしての特性を維持できるという特徴、言い換え
ると、順方向トランジスタ特性と逆方向トランジスタ特
性が似ているという特徴を有しているので、素子の複合
化が容易となり、それによって保護回路（つまり保護素
子としてのＰＮＰトランジスタ）の専有面積を小さくす
ることができる。
なお、前述の実施例においてはTTL回路を採用したが、
本発明はこれに限られず任意の半導体回路に適用可能で
ある。例えばECL回路に適用する場合は、過電圧電荷はO
Vの電源線及び負電圧の電源線に放電される。
本発明はこれに限られず任意の半導体回路に適用可能で
ある。例えばECL回路に適用する場合は、過電圧電荷はO
Vの電源線及び負電圧の電源線に放電される。
第１図は本発明の一実施例による半導体装置の回路図、
第２図は第１図の回路中のPNPトランジスタの１つの断
面構造の１例を示す図、第３図は第１図の回路中のPNP
トランジスタの１つの断面構造の他の１例を示す図、第
４図は本発明の他の実施例による過電圧破壊防止素子と
してのPNPトランジスタの回路図、第５図は第４図の素
子の断面構造を示す図である。 Ｑ……PNPトランジスタ、Ｉ……入力端子、Ｏ……出力
端子、Ｐ１，Ｐ２，Ｐ３，Ｐ４……過電圧破壊防止素
子、Ｖcc……電源線、GND……接地線。
第２図は第１図の回路中のPNPトランジスタの１つの断
面構造の１例を示す図、第３図は第１図の回路中のPNP
トランジスタの１つの断面構造の他の１例を示す図、第
４図は本発明の他の実施例による過電圧破壊防止素子と
してのPNPトランジスタの回路図、第５図は第４図の素
子の断面構造を示す図である。 Ｑ……PNPトランジスタ、Ｉ……入力端子、Ｏ……出力
端子、Ｐ１，Ｐ２，Ｐ３，Ｐ４……過電圧破壊防止素
子、Ｖcc……電源線、GND……接地線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田原 昭紀 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭56−79463（ＪＰ，Ａ) 特開 昭58−159370（ＪＰ，Ａ) 特開 昭53−58777（ＪＰ，Ａ)
Claims (1)
- 【請求項１】外部端子（Ｉ，Ｏ）と正電源線（Ｖcc）と
接地線（ＧＮＤ）を有するＴＴＬ回路と、過電圧破壊防
止用のマルチコレクタ型ＰＮＰトランジスタ（Ｑ１）と
を具備し、 該マルチコレクタ型ＰＮＰトランジスタは、ｐ型半導体
基板（１）の上に形成され且つベース領域として機能す
るｎ型半導体領域（２）と、該ｎ型半導体領域内に形成
され且つエミッタ領域として機能するｐ型半導体領域
（３４）と、前記ｎ型半導体領域内に形成され且つ第１
のコレクタ領域として機能するｐ型半導体領域（３５）
と、前記ｎ型半導体領域を他の素子から分離するように
形成され且つ第２のコレクタ領域として機能するｐ型半
導体領域（４）とを有し、 前記第１のコレクタ領域（３５）を前記ＴＴＬ回路の正
電源線に接続し、前記第２のコレクタ領域（４）を前記
ｐ型半導体基板を介して前記ＴＴＬ回路の接地線に接続
し、前記エミッタ領域（３４）を前記ＴＴＬ回路の外部
端子に接続し、前記ベース領域（２）をオープン状態と
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179327A JPH0656850B2 (ja) | 1984-08-30 | 1984-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179327A JPH0656850B2 (ja) | 1984-08-30 | 1984-08-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159766A JPS6159766A (ja) | 1986-03-27 |
| JPH0656850B2 true JPH0656850B2 (ja) | 1994-07-27 |
Family
ID=16063898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59179327A Expired - Fee Related JPH0656850B2 (ja) | 1984-08-30 | 1984-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656850B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119262A (ja) * | 1988-10-28 | 1990-05-07 | Toshiba Corp | 半導体装置 |
| JPH06188377A (ja) * | 1992-12-18 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 入出力保護装置 |
| JPH07122715A (ja) * | 1994-04-27 | 1995-05-12 | Toshiba Corp | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5358777A (en) * | 1976-11-06 | 1978-05-26 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5679463A (en) * | 1979-12-03 | 1981-06-30 | Matsushita Electronics Corp | Semiconductor integrated circuit |
| JPS58159370A (ja) * | 1982-03-18 | 1983-09-21 | Nec Corp | モノリシツク集積回路 |
-
1984
- 1984-08-30 JP JP59179327A patent/JPH0656850B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6159766A (ja) | 1986-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |