JPH065692B2 - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JPH065692B2 JPH065692B2 JP57179672A JP17967282A JPH065692B2 JP H065692 B2 JPH065692 B2 JP H065692B2 JP 57179672 A JP57179672 A JP 57179672A JP 17967282 A JP17967282 A JP 17967282A JP H065692 B2 JPH065692 B2 JP H065692B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- auxiliary electrode
- semiconductor device
- channel stopper
- electrode
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/112—Field plates comprising multiple field plate segments
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Hall/Mr Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、第１の導電型の基板と基板の表面に形成され
た反対導電型の少なくとも１個の領域に成る半導体素
体、埋込まれたこの領域のある表面上の絶縁層、この領
域に接触する電極、この領域外で絶縁層上の半導体素体
の端部に配置され、電気的に基板と接続されているチャ
ネルストッパ、および絶縁層上に配置され、この領域と
チャネルストッパ間に位置して電気的に前記領域と接続
されている補助電極を備えた半導体デバイスに関するも
のである。
た反対導電型の少なくとも１個の領域に成る半導体素
体、埋込まれたこの領域のある表面上の絶縁層、この領
域に接触する電極、この領域外で絶縁層上の半導体素体
の端部に配置され、電気的に基板と接続されているチャ
ネルストッパ、および絶縁層上に配置され、この領域と
チャネルストッパ間に位置して電気的に前記領域と接続
されている補助電極を備えた半導体デバイスに関するも
のである。
第５図は従来の半導体デバイスの一例を示すもので、ｎ
型の半導体領域５１の表面に強ｐ型のプレーナ領域５２
が形成され、両領域５１，５２間にｐｎ接合５３が形成
されている。このｐｎ接合５３は、その水平部分と垂直
部分との間に湾曲した部分を有し、その部分は点５４を
中心とする曲率半径ｒを有している。領域５２は電極５
５と接触し、領域５１は電極５６と接触している。今電
極５５，５６間に図に示すような極性の電圧ＵＥが加わ
ると、ｐｎ接合５３の両側に空間電荷領域が形成され、
その境界面は５７，５８で示される。空間電荷領域の水
平部分においては領域５２内に空間電荷Ｑ１が存在し、
一方領域５１内に空間電荷Ｑ２が存在する。この両空間
電荷は互に等しい。同様のことは空間電荷領域の垂直部
分に対しても成立する。空間電荷領域の湾曲部分におい
ては、領域５２内に空間電荷Ｑ３が存在し、領域５１内
には同じ大きさの負の空間電荷Ｑ４が対向して存在す
る。ｐｎ接合の両側において相対する電荷は常に等しく
なければならないから、ｐｎ接合５３の両側において空
間電荷領域の部分が占める容積も互いに一定の比を有す
る。すなわち容積の比Ｖ１／Ｖ２＝Ｖ３／Ｖ４でなけれ
ばならない。それ故湾曲した部分の空間電荷領域の厚み
ｄ４は、水平部分及び垂直部分の空間電荷領域の厚みｄ
２より小さくなければならない。したがって、湾曲した
部分の電界強度はｐｎ接合の平坦な部分におけるそれよ
り大となる。それ故ｐｎ接合の湾曲した部分において内
部絶縁破壊が生じることになる。しかしこの内部絶縁破
壊は、半導体素体の表面におけるキャリアが動くために
低い電圧で表面絶縁破壊が生じるため一般には生じな
い。
型の半導体領域５１の表面に強ｐ型のプレーナ領域５２
が形成され、両領域５１，５２間にｐｎ接合５３が形成
されている。このｐｎ接合５３は、その水平部分と垂直
部分との間に湾曲した部分を有し、その部分は点５４を
中心とする曲率半径ｒを有している。領域５２は電極５
５と接触し、領域５１は電極５６と接触している。今電
極５５，５６間に図に示すような極性の電圧ＵＥが加わ
ると、ｐｎ接合５３の両側に空間電荷領域が形成され、
その境界面は５７，５８で示される。空間電荷領域の水
平部分においては領域５２内に空間電荷Ｑ１が存在し、
一方領域５１内に空間電荷Ｑ２が存在する。この両空間
電荷は互に等しい。同様のことは空間電荷領域の垂直部
分に対しても成立する。空間電荷領域の湾曲部分におい
ては、領域５２内に空間電荷Ｑ３が存在し、領域５１内
には同じ大きさの負の空間電荷Ｑ４が対向して存在す
る。ｐｎ接合の両側において相対する電荷は常に等しく
なければならないから、ｐｎ接合５３の両側において空
間電荷領域の部分が占める容積も互いに一定の比を有す
る。すなわち容積の比Ｖ１／Ｖ２＝Ｖ３／Ｖ４でなけれ
ばならない。それ故湾曲した部分の空間電荷領域の厚み
ｄ４は、水平部分及び垂直部分の空間電荷領域の厚みｄ
２より小さくなければならない。したがって、湾曲した
部分の電界強度はｐｎ接合の平坦な部分におけるそれよ
り大となる。それ故ｐｎ接合の湾曲した部分において内
部絶縁破壊が生じることになる。しかしこの内部絶縁破
壊は、半導体素体の表面におけるキャリアが動くために
低い電圧で表面絶縁破壊が生じるため一般には生じな
い。
冒頭に述べたような半導体デバイスは例えば"Siemens F
orschungs-und Entwicklungs-Berichten"、第９巻（１
９８０）第４号第１８６頁に記載されている。この刊行
物の第１３図には冒頭において述べられた構成を持つＭ
ＯＳパワートランジスタが示されている。トランジスタ
の端部にあるチャネルストッパは、空間電荷領域が基板
の端部迄広がるのを防止する。補助電極は、前述の第５
図で説明した湾曲部分の発生を防ぐことにより空間電荷
領域の厚みｄ４を増大させ、また絶縁層の領域において
は半導体基板内より臨界的な電界強度が本質的に高いか
ら絶縁層の領域において始めて湾曲を生成せしめること
に寄与するものである。等電位線はその場合専らチャネ
ルストッパと補助電極との間で半導体素体の表面を通過
する。チャネルストッパは、基板と接触しかつ絶縁層に
少し重なるアルミニウム導電路より成っている。このよ
うな簡単なチャネルストッパは半導体素体の表面範囲に
等電位線の鋭い湾曲を生じさせることが明らかとなっ
た。このことは高い電界強度を半導体素体の表面範囲に
生じ、この結果表面絶縁破壊を生ずることがある。その
際表面における絶縁破壊電圧は半導体素体自身中よりも
著しく僅少である。この問題はＭＯＳパワートランジス
タにおいてのみならずすべてのプレーナ半導体デバイス
において現われる。
orschungs-und Entwicklungs-Berichten"、第９巻（１
９８０）第４号第１８６頁に記載されている。この刊行
物の第１３図には冒頭において述べられた構成を持つＭ
ＯＳパワートランジスタが示されている。トランジスタ
の端部にあるチャネルストッパは、空間電荷領域が基板
の端部迄広がるのを防止する。補助電極は、前述の第５
図で説明した湾曲部分の発生を防ぐことにより空間電荷
領域の厚みｄ４を増大させ、また絶縁層の領域において
は半導体基板内より臨界的な電界強度が本質的に高いか
ら絶縁層の領域において始めて湾曲を生成せしめること
に寄与するものである。等電位線はその場合専らチャネ
ルストッパと補助電極との間で半導体素体の表面を通過
する。チャネルストッパは、基板と接触しかつ絶縁層に
少し重なるアルミニウム導電路より成っている。このよ
うな簡単なチャネルストッパは半導体素体の表面範囲に
等電位線の鋭い湾曲を生じさせることが明らかとなっ
た。このことは高い電界強度を半導体素体の表面範囲に
生じ、この結果表面絶縁破壊を生ずることがある。その
際表面における絶縁破壊電圧は半導体素体自身中よりも
著しく僅少である。この問題はＭＯＳパワートランジス
タにおいてのみならずすべてのプレーナ半導体デバイス
において現われる。
本発明は、冒頭に記載したような半導体デバイスを、半
導体素体の表面範囲における等電位線の強い湾曲が避け
られるように改善することを目的とする。
導体素体の表面範囲における等電位線の強い湾曲が避け
られるように改善することを目的とする。
上述の目的を達成するため、本発明によれば、第１の導
電型の基板と基板の表面に形成された反対導電型の少な
くとも１個の領域より成る半導体素体、前記領域のある
表面上の絶縁層、前記領域に接触する電極、前記領域外
で前記絶縁層上の半導体素体の端部に配置され、電気的
に基板と接続されているチャネルストッパ、および前記
絶縁層上に配置され前記領域とチャネルストッパ間に位
置して電気的に前記領域と接続されている補助電極を備
えた半導体デバイスにおいて、チャネルストッパは少な
くとも２個の段を有し、前記領域に近い方の段は半導体
素体の表面への間隔が遠い方が段より大きいようにした
ものである。
電型の基板と基板の表面に形成された反対導電型の少な
くとも１個の領域より成る半導体素体、前記領域のある
表面上の絶縁層、前記領域に接触する電極、前記領域外
で前記絶縁層上の半導体素体の端部に配置され、電気的
に基板と接続されているチャネルストッパ、および前記
絶縁層上に配置され前記領域とチャネルストッパ間に位
置して電気的に前記領域と接続されている補助電極を備
えた半導体デバイスにおいて、チャネルストッパは少な
くとも２個の段を有し、前記領域に近い方の段は半導体
素体の表面への間隔が遠い方が段より大きいようにした
ものである。
本発明の構成は特許請求の範囲第２項ないし第８項に示
されている。
されている。
本発明の実施例を図面について詳細に説明する。図は４
つの異なる実施例の半導体素体の一部および電極の断面
図ないし平坦図を示す。同じ部分は同じ符号を持ってい
る。
つの異なる実施例の半導体素体の一部および電極の断面
図ないし平坦図を示す。同じ部分は同じ符号を持ってい
る。
第１図ａにおいて、半導体素体の基板は１で示す。基板
には基板と反対の導電型を持つ領域２が平坦に埋込まれ
ている。領域２と基板１はｐｎ接合３において互に接し
ている。半導体素体の表面は、一般に行われるように二
酸化シリコンＳｉＯ２より成る絶縁層４を備えている。
この絶縁層はｐｎ接合３を半導体素体の表面に現われる
所でおおい、半導体素体の端部５の近く迄達している。
端部５にはチャネルストッパ６が備えられており、これ
は絶縁層４上に載置されている。チャネルストッパ６は
電気的に基板１と接続されている。チャネルストッパ６
は２個の段７と８より成り、端部５から遠く離れた方の
段８は半導体素体の表面２０からの間隔が端部に隣接す
る方の段７より大きい。チャネルストッパ６のこれらの
段７，８はドーピングされたポリシリコンの唯１個の層
から成ることができる。他の導電性材料も同様に可能で
ある。
には基板と反対の導電型を持つ領域２が平坦に埋込まれ
ている。領域２と基板１はｐｎ接合３において互に接し
ている。半導体素体の表面は、一般に行われるように二
酸化シリコンＳｉＯ２より成る絶縁層４を備えている。
この絶縁層はｐｎ接合３を半導体素体の表面に現われる
所でおおい、半導体素体の端部５の近く迄達している。
端部５にはチャネルストッパ６が備えられており、これ
は絶縁層４上に載置されている。チャネルストッパ６は
電気的に基板１と接続されている。チャネルストッパ６
は２個の段７と８より成り、端部５から遠く離れた方の
段８は半導体素体の表面２０からの間隔が端部に隣接す
る方の段７より大きい。チャネルストッパ６のこれらの
段７，８はドーピングされたポリシリコンの唯１個の層
から成ることができる。他の導電性材料も同様に可能で
ある。
チャネルストッパ６は２個以上の段から構成することも
できる。その場合第３の段は半導体素体の表面２０から
の間隔が段８より大きい。第１図ａによる実施例では第
３の段は、第２の段８に重なっている金属電極９より成
っている。金属電極９は同様に基板と接触されており、
これによりチャネルストッパ６の一部を形成する。絶縁
層４上には更に補助電極１０があり、その目的は更に以
下で説明する。補助電極１０は電極１４を介して領域２
と電気的に接続されている。
できる。その場合第３の段は半導体素体の表面２０から
の間隔が段８より大きい。第１図ａによる実施例では第
３の段は、第２の段８に重なっている金属電極９より成
っている。金属電極９は同様に基板と接触されており、
これによりチャネルストッパ６の一部を形成する。絶縁
層４上には更に補助電極１０があり、その目的は更に以
下で説明する。補助電極１０は電極１４を介して領域２
と電気的に接続されている。
図に示す極性をもつ電圧Ｕが印加されると、ｐｎ接合３
は逆方向にバイアスされる。これにより空間電荷領域が
構成され、その等電位線は１７で示されている。表面２
０からのチャネルストッパ６の間隔が領域２の方に向っ
て増大することを前提として、チャネルストッパ６の下
を走る等電位線１７は大きい湾曲半径を持っている。即
ち半導体素体の内部における電界強度は小さく保持され
る。更に等電位線１７は互に大きい間隔をおいて半導体
素体の表面２０を通過する。即ち表面電界強度は僅少に
保持される。設計を適当にすることによって、表面絶縁
破壊を半導体素体の内部における絶縁破壊に著しく近付
けることが可能である。
は逆方向にバイアスされる。これにより空間電荷領域が
構成され、その等電位線は１７で示されている。表面２
０からのチャネルストッパ６の間隔が領域２の方に向っ
て増大することを前提として、チャネルストッパ６の下
を走る等電位線１７は大きい湾曲半径を持っている。即
ち半導体素体の内部における電界強度は小さく保持され
る。更に等電位線１７は互に大きい間隔をおいて半導体
素体の表面２０を通過する。即ち表面電界強度は僅少に
保持される。設計を適当にすることによって、表面絶縁
破壊を半導体素体の内部における絶縁破壊に著しく近付
けることが可能である。
領域２およびチャネルストッパ６間の等電位線の変化
は、上記の補助電極１０および補助電極１５によって更
に改善することができる。補助電極１５は半導体素体の
端部５に向かう方向において間隔を増大し、領域２とそ
の表面２０に最も近い部分で重なっている。補助電極１
５は電極１６によって電極１４および補助電極１０と接
触されている。補助電極１０は複数個の部分から成り、
ストライプ状またはリング状の電極１１を持つことがで
き、この電極は補助電極１０とブリッジ部分１２によっ
て電気的に接続されている。この部分については、第１
図ａの実施例でストライプ状の電極１１を有するものの
平面図を示す第１図ｂからさらによく理解することがで
きる。電極１１はその際等電位線の形に影響を与え、こ
れにより補助電極の下の範囲においても等電位線の曲率
半径が小さくなるのを避けられるようにしている。等電
位線１７はその際絶縁層４の表面を通過する。電極で被
われない絶縁層４の表面部分の安定化のためには、例え
ば蒸着された無定形のシリコンから成ることのできる表
面安定化層１３が備えられている。
は、上記の補助電極１０および補助電極１５によって更
に改善することができる。補助電極１５は半導体素体の
端部５に向かう方向において間隔を増大し、領域２とそ
の表面２０に最も近い部分で重なっている。補助電極１
５は電極１６によって電極１４および補助電極１０と接
触されている。補助電極１０は複数個の部分から成り、
ストライプ状またはリング状の電極１１を持つことがで
き、この電極は補助電極１０とブリッジ部分１２によっ
て電気的に接続されている。この部分については、第１
図ａの実施例でストライプ状の電極１１を有するものの
平面図を示す第１図ｂからさらによく理解することがで
きる。電極１１はその際等電位線の形に影響を与え、こ
れにより補助電極の下の範囲においても等電位線の曲率
半径が小さくなるのを避けられるようにしている。等電
位線１７はその際絶縁層４の表面を通過する。電極で被
われない絶縁層４の表面部分の安定化のためには、例え
ば蒸着された無定形のシリコンから成ることのできる表
面安定化層１３が備えられている。
第１図に示した実施例はほぼ次の寸法を持つことができ
る。半導体素体の表面２０からの段７の間隔＝０．１μ
m、表面２０からの段８の間隔＝０．５〜１μm、表面２
０からの電極９の最小間隔＝１〜２μm、ストライプ状
の電極１１からの電極９の間隔＝３〜１５μm、電極１
１の幅＝５〜１０μm、電極１１と補助電極１０間の間
隔＝略降伏電圧に応じて２０〜５０μm、チャネルスト
ッパ６に対応する補助電極１５の間隔、領域２のドーピ
ング＝１０18〜１０-3、基板１のドーピング＝２．１０
14cm-3。
る。半導体素体の表面２０からの段７の間隔＝０．１μ
m、表面２０からの段８の間隔＝０．５〜１μm、表面２
０からの電極９の最小間隔＝１〜２μm、ストライプ状
の電極１１からの電極９の間隔＝３〜１５μm、電極１
１の幅＝５〜１０μm、電極１１と補助電極１０間の間
隔＝略降伏電圧に応じて２０〜５０μm、チャネルスト
ッパ６に対応する補助電極１５の間隔、領域２のドーピ
ング＝１０18〜１０-3、基板１のドーピング＝２．１０
14cm-3。
このような半導体デバイスにより、逆降伏電圧が７００
Ｖに達したにすぎない簡単なチャネルストッパを持つ半
導体デバイスに対して、１０００Ｖの逆降伏電圧が得ら
れた。
Ｖに達したにすぎない簡単なチャネルストッパを持つ半
導体デバイスに対して、１０００Ｖの逆降伏電圧が得ら
れた。
第２図による半導体デバイスが第１図によるものと異な
っているのは、補助電極１０に複数個のストライプ状電
極１１および１８が設けられていることである。電極１
１および１８はブリッジ部分１２および１９によって補
助電極１０と接続されている。ここでも等電位線の大き
い曲率半径と大きい間隔が半導体素体の表面２０を通過
の際生ずる。電極１１および１８の下並びに補助電極１
０の下の等電位線が特に有利になるのは、電極１１が持
つ補助電極１０からの間隔が電極１８が持つ電極１１か
らの間隔より小さいときである。１１と１８間の間隔は
その際２０〜５０μm、または１１と１０間の間隔は１
０〜２５μmとすることができる。すべてのその他の値
は第１図による実施例に対応して選ぶことができる。
っているのは、補助電極１０に複数個のストライプ状電
極１１および１８が設けられていることである。電極１
１および１８はブリッジ部分１２および１９によって補
助電極１０と接続されている。ここでも等電位線の大き
い曲率半径と大きい間隔が半導体素体の表面２０を通過
の際生ずる。電極１１および１８の下並びに補助電極１
０の下の等電位線が特に有利になるのは、電極１１が持
つ補助電極１０からの間隔が電極１８が持つ電極１１か
らの間隔より小さいときである。１１と１８間の間隔は
その際２０〜５０μm、または１１と１０間の間隔は１
０〜２５μmとすることができる。すべてのその他の値
は第１図による実施例に対応して選ぶことができる。
特に安定した特性は、絶縁層４がほぼ完全に被われてい
る第３図による半導体デバイス、または絶縁層４が完全
に補助電極により被われている第４図による半導体デバ
イスにおいて得られる。第３図によるデバイスにおいて
はチャネルストッパの最も上の段９はブリッジ部分２２
によって補助電極２１と接続されている。チャネルスト
ッパ６の段７および８のみが基板電位にある。この実施
形式は、等電位線が補助電極とチャネルストッパ６の上
の段８間の間隙２３において圧縮されるから、比較的低
い逆降伏電圧に対して適している。絶縁層４の材料、例
えば二酸化シリコンはシリコンより著しく高い絶縁破壊
電圧を持つが、補助電極とチャネルストッパ間の比較的
僅少な間隔は適用可能性を２００ないし３００Ｖの逆降
伏電圧に制限する。補助電極２１により被われない、絶
縁層４の表面部分はこの場合も表面安定化層１３により
被われており、この層は同様に蒸着されたシリコンより
成ることができる。極めて安定した特性は第４図による
実施例によって得られ、これにおいては補助電極２４は
チャネルストッパ６に重なっている。ここでも電気力線
は補助電極２４とチャネルストッパ６間の間隙２３にお
いて圧縮され、従ってこの実施形式は同様に２００およ
び３００Ｖ間の逆降伏電圧に制限されている。
る第３図による半導体デバイス、または絶縁層４が完全
に補助電極により被われている第４図による半導体デバ
イスにおいて得られる。第３図によるデバイスにおいて
はチャネルストッパの最も上の段９はブリッジ部分２２
によって補助電極２１と接続されている。チャネルスト
ッパ６の段７および８のみが基板電位にある。この実施
形式は、等電位線が補助電極とチャネルストッパ６の上
の段８間の間隙２３において圧縮されるから、比較的低
い逆降伏電圧に対して適している。絶縁層４の材料、例
えば二酸化シリコンはシリコンより著しく高い絶縁破壊
電圧を持つが、補助電極とチャネルストッパ間の比較的
僅少な間隔は適用可能性を２００ないし３００Ｖの逆降
伏電圧に制限する。補助電極２１により被われない、絶
縁層４の表面部分はこの場合も表面安定化層１３により
被われており、この層は同様に蒸着されたシリコンより
成ることができる。極めて安定した特性は第４図による
実施例によって得られ、これにおいては補助電極２４は
チャネルストッパ６に重なっている。ここでも電気力線
は補助電極２４とチャネルストッパ６間の間隙２３にお
いて圧縮され、従ってこの実施形式は同様に２００およ
び３００Ｖ間の逆降伏電圧に制限されている。
本発明はすべてのプレーナ半導体デバイス、例えばサイ
リスタ、バイポーラトランジスタ、ＭＯＳトランジスタ
およびダイオードに適している。半導体チップ上に唯１
個のシステムしか持たない半導体デバイスにおいては、
チャネルストッパは半導体素体の端部におけるこのシス
テムの囲りに配置されている。例えばパワーＭＯＳトラ
ンジスタおよびサイリスタにおけるように複数個のシス
テムを持つ半導体チップにおいてはチャネルストッパは
それぞれ半導体チップの端部と端部に隣接したシステム
間にある。
リスタ、バイポーラトランジスタ、ＭＯＳトランジスタ
およびダイオードに適している。半導体チップ上に唯１
個のシステムしか持たない半導体デバイスにおいては、
チャネルストッパは半導体素体の端部におけるこのシス
テムの囲りに配置されている。例えばパワーＭＯＳトラ
ンジスタおよびサイリスタにおけるように複数個のシス
テムを持つ半導体チップにおいてはチャネルストッパは
それぞれ半導体チップの端部と端部に隣接したシステム
間にある。
第１図ａ、第２図、第３図および第４図はそれぞれ本発
明の異なる実施例の断面図、第１図ｂは第１図ａの実施
例の平面図、第５図は従来の半導体デバイスの作用を説
明するための断面図を示す。 １…基板、２…基板と反対の導電形の領域、３…ｐｎ接
合、４…絶縁層、５…半導体素体の端部、６…チャネル
ストッパ、７，８…段、９…金属電極、１０，２１，２
４…補助電極、１１，１４，１６，１８…電極、１２，
１９，２２…ブリッジ部分、１３…表面安定化層、１５
…補助電極、１７…等電位線、２０…半導体素体の表
面、２３…間隙。
明の異なる実施例の断面図、第１図ｂは第１図ａの実施
例の平面図、第５図は従来の半導体デバイスの作用を説
明するための断面図を示す。 １…基板、２…基板と反対の導電形の領域、３…ｐｎ接
合、４…絶縁層、５…半導体素体の端部、６…チャネル
ストッパ、７，８…段、９…金属電極、１０，２１，２
４…補助電極、１１，１４，１６，１８…電極、１２，
１９，２２…ブリッジ部分、１３…表面安定化層、１５
…補助電極、１７…等電位線、２０…半導体素体の表
面、２３…間隙。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/91 (72)発明者 イエネ・チハニ ドイツ連邦共和国ミユンヘン71ウオルフラ −ツハウザ−シユトラ−セ179ｂ (56)参考文献 特公 昭54−388（ＪＰ，Ｂ１) 特公 昭54−1558（ＪＰ，Ｂ１)
Claims (8)
- 【請求項１】第１の導電型の基板（１）と基板（１）の
表面に形成された反対導電型の少なくとも１個の領域
（２）より成る半導体素体、前記領域（２）のある表面
上の絶縁層（４）、前記領域（２）に接触する電極（１
４）、前記領域（２）外で前記絶縁層（４）上の半導体
素体の端部に配置され、電気的に基板（１）と接続され
ているチャネルストッパ（６）、および前記絶縁層
（４）上に配置され前記領域（２）とチャネルストッパ
（６）間に位置して電気的に前記領域（２）と接続され
ている補助電極（１０）を備えた半導体デバイスにおい
て、チャネルストッパ（６）は少なくとも２個の段
（７、８）を有し、前記領域（２）に近い方の段は半導
体素体の表面への間隔が遠い方の段より大きいことを特
徴とする半導体デバイス。 - 【請求項２】チャネルストッパ（６）は、重り合って電
気的に互に接続されている複数個の部分電極（７，８；
９）より成ることを特徴とする特許請求の範囲第１項記
載の半導体デバイス。 - 【請求項３】補助電極（１０）とチャネルストッパ
（６）間の絶縁層（４）上に、電気的に補助電極（１
０）と接続されている別のストライプ状電極（１１）が
配置されていることを特徴とする特許請求の範囲第１項
または第２項記載の半導体デバイス。 - 【請求項４】チャネルストッパ（６）を基点として補助
電極（１０）への方向において互に小さくなる間隔をお
いて配置されている複数個のストライプ状の別の電極
（１１、１８）が備えられていることを特徴とする特許
請求の範囲第３項記載の半導体デバイス。 - 【請求項５】補助電極（２４）は絶縁層（４）を完全に
覆い単一部分より成る金属層であることを特徴とする特
許請求の範囲第１項記載の半導体デバイス。 - 【請求項６】補助電極（２１、２４）はチャネルストッ
パ（６）に重なることを特徴とする特許請求の範囲第５
項記載の半導体デバイス。 - 【請求項７】補助電極（２４）は単一部分より成る金属
層であることを特徴とする特許請求の範囲第１項ないし
第６項のいずれか１項に記載の半導体デバイス。 - 【請求項８】補助電極（１０）は、ブリッジ部分（１
９，１３）によって互に接続されかつ同一平面にある複
数個の金属層（１１，１８）より成ることを特徴とする
特許請求の範囲第１項記載の半導体デバイス。
Applications Claiming Priority (3)
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|---|---|---|---|
| DE19813141203 DE3141203A1 (de) | 1981-10-16 | 1981-10-16 | Planares halbleiterbauelement |
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Family Applications (1)
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-
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- 1982-10-13 JP JP57179672A patent/JPH065692B2/ja not_active Expired - Lifetime
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