JPH0656933B2 - ショック音防止回路 - Google Patents
ショック音防止回路Info
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- JPH0656933B2 JPH0656933B2 JP1068797A JP6879789A JPH0656933B2 JP H0656933 B2 JPH0656933 B2 JP H0656933B2 JP 1068797 A JP1068797 A JP 1068797A JP 6879789 A JP6879789 A JP 6879789A JP H0656933 B2 JPH0656933 B2 JP H0656933B2
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Description
【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、電源投入時に増幅回路からショック音が発生
するのを防止する為のショック音防止回路に関するもの
で、特に負帰還コンデンサを有さない型の増幅回路に適
用して好適なショック音防止回路に関する。
するのを防止する為のショック音防止回路に関するもの
で、特に負帰還コンデンサを有さない型の増幅回路に適
用して好適なショック音防止回路に関する。
(ロ) 従来の技術 前段増幅回路と後段増幅回路とを備え、前記後段増幅回
路の出力端から前段増幅回路に負帰還コンデンサを用い
て負帰還を施こして成る増幅回路が周知である。その様
な増幅回路において、急速充電回路を設け前記負帰還コ
ンデンサを急速充電することにより電源投入時のショッ
ク音発生を防止している。
路の出力端から前段増幅回路に負帰還コンデンサを用い
て負帰還を施こして成る増幅回路が周知である。その様
な増幅回路において、急速充電回路を設け前記負帰還コ
ンデンサを急速充電することにより電源投入時のショッ
ク音発生を防止している。
(ハ) 発明が解決しようとする課題 しかしながら、その様なショック音防止回路は、電源電
圧の急激な変化等が生じた場合誤動作し易く、音切れ等
の副作用を起し易いという問題があった。また、前記シ
ョック音防止回路は、フィルタコンデンサや負帰還コン
デンサの時定数を利用するものである為、前記フィルタ
コンデンサや負帰還コンデンサを有さない増幅回路に対
して適用することが出来なかった。
圧の急激な変化等が生じた場合誤動作し易く、音切れ等
の副作用を起し易いという問題があった。また、前記シ
ョック音防止回路は、フィルタコンデンサや負帰還コン
デンサの時定数を利用するものである為、前記フィルタ
コンデンサや負帰還コンデンサを有さない増幅回路に対
して適用することが出来なかった。
(ニ) 課題を解決するための手段 本発明は、上述の点に鑑み成されたもので、電源投入時
にプリドライバトランジスタを強制駆動して増幅回路の
出力中点電圧を所定期間低い値に保ち、ショック音の発
生を防止するとともに、前記プリドライバトランジスタ
のコレクタの残り電圧に起因して発生するショック音
を、入力結合コンデンサの立上り時定数に応じて前記コ
レクタの電圧を残り電圧迄なめらかに立上げる手段によ
って防止したことを特徴とする。
にプリドライバトランジスタを強制駆動して増幅回路の
出力中点電圧を所定期間低い値に保ち、ショック音の発
生を防止するとともに、前記プリドライバトランジスタ
のコレクタの残り電圧に起因して発生するショック音
を、入力結合コンデンサの立上り時定数に応じて前記コ
レクタの電圧を残り電圧迄なめらかに立上げる手段によ
って防止したことを特徴とする。
(ホ) 作 用 本発明に依れば、電源投入時にまず前記なめらか立上げ
る手段を作動させ、プリドライバトランジスタのコレク
タ電圧を強制的に低下させる。その後、入力結合コンデ
ンサの充填に応じて、前記なめらかに立上げる手段を動
作させ、プリドライバトランジスタのコレクタ電圧を残
り電圧迄徐々に上昇させる。更にその後、入力結合コン
デンサの更なる充電に応じて、プリドライバトランジス
タの強制駆動を解除し、出力結合コンデンサの充電を開
始する。前記出力結合コンデンサは、自己の充電時定数
に従って充電されるので、増幅回路の出力中点電圧は徐
々に上昇し、バイアス点に到達する。従って、増幅回路
の出力中点電圧が急激に変化することが無く、ショック
音の発生を防止し得る。
る手段を作動させ、プリドライバトランジスタのコレク
タ電圧を強制的に低下させる。その後、入力結合コンデ
ンサの充填に応じて、前記なめらかに立上げる手段を動
作させ、プリドライバトランジスタのコレクタ電圧を残
り電圧迄徐々に上昇させる。更にその後、入力結合コン
デンサの更なる充電に応じて、プリドライバトランジス
タの強制駆動を解除し、出力結合コンデンサの充電を開
始する。前記出力結合コンデンサは、自己の充電時定数
に従って充電されるので、増幅回路の出力中点電圧は徐
々に上昇し、バイアス点に到達する。従って、増幅回路
の出力中点電圧が急激に変化することが無く、ショック
音の発生を防止し得る。
(ヘ) 実施例 第１図は、本発明の一実施例を示す回路図で、(1)は増
幅されるべき入力信号が印加される入力端子、(2)は該
入力端子(1)に接続された入力結合コンデンサ、(3)は第
１乃至第４トランジスタ(4)乃至(7)から成る前段増幅回
路、(8)は第５乃至第８トランジスタ(9)乃至(12)から成
り、前記前段増幅回路(3)と略同一の構成を有するバイ
アス回路、(13)はプリドライバトランジスタ(14)と、第
１乃至第４ドライバトランジスタ(15)乃至(18)と、第１
及び第２出力トランジスタ(19)及び(20)とから成り、前
記前段増幅回路(3)の出力信号をプッシュプル増幅する
後段増幅回路、(21)は該後段増幅回路(13)の出力中点に
接続された出力結合コンデンサ、(22)は前記後段増幅回
路(13)の出力信号により駆動されるスピーカ、及び(23)
はベースが入力結合コンデンサ(2)に接続され、前記プ
リドライバトランジスタ(14)のコレクタ電圧をなめらか
に残り電圧迄移行させる制御トランジスタである。
幅されるべき入力信号が印加される入力端子、(2)は該
入力端子(1)に接続された入力結合コンデンサ、(3)は第
１乃至第４トランジスタ(4)乃至(7)から成る前段増幅回
路、(8)は第５乃至第８トランジスタ(9)乃至(12)から成
り、前記前段増幅回路(3)と略同一の構成を有するバイ
アス回路、(13)はプリドライバトランジスタ(14)と、第
１乃至第４ドライバトランジスタ(15)乃至(18)と、第１
及び第２出力トランジスタ(19)及び(20)とから成り、前
記前段増幅回路(3)の出力信号をプッシュプル増幅する
後段増幅回路、(21)は該後段増幅回路(13)の出力中点に
接続された出力結合コンデンサ、(22)は前記後段増幅回
路(13)の出力信号により駆動されるスピーカ、及び(23)
はベースが入力結合コンデンサ(2)に接続され、前記プ
リドライバトランジスタ(14)のコレクタ電圧をなめらか
に残り電圧迄移行させる制御トランジスタである。
入力端子(1)に印加される増幅されるべき信号は、入力
結合コンデンサ(2)を介して前段増幅回路(3)を構成する
第１トランジスタ(4)のベースに印加され、前記前段増
幅回路(3)で増幅される。その際、前段増幅回路(3)に
は、略等しい構成のバイアス回路(8)が配置され、前段
増幅回路(3)の第１トランジスタ(4)のベースとバイアス
回路(8)の第５トランジスタ(9)のベースには、電源トラ
ンジスタ(24)から等しい電圧が印加されているので、前
段増幅回路(3)のバイアスは安定に定まる。そして、前
段増幅回路(3)の第１トランジスタ(4)のベースに印加さ
れた信号は、第１乃至第４トランジスタ(4)乃至(7)で増
幅された後、第４トランジスタ(7)のコレクタから後段
増幅回路(13)を構成するプリドライバトランジスタ(14)
のベースに印加される。その際、入力端子(1)に印加さ
れる入力信号に対し、前記第４トランジスタ(7)のコレ
クタに、増幅され反転された出力信号が発生する。
結合コンデンサ(2)を介して前段増幅回路(3)を構成する
第１トランジスタ(4)のベースに印加され、前記前段増
幅回路(3)で増幅される。その際、前段増幅回路(3)に
は、略等しい構成のバイアス回路(8)が配置され、前段
増幅回路(3)の第１トランジスタ(4)のベースとバイアス
回路(8)の第５トランジスタ(9)のベースには、電源トラ
ンジスタ(24)から等しい電圧が印加されているので、前
段増幅回路(3)のバイアスは安定に定まる。そして、前
段増幅回路(3)の第１トランジスタ(4)のベースに印加さ
れた信号は、第１乃至第４トランジスタ(4)乃至(7)で増
幅された後、第４トランジスタ(7)のコレクタから後段
増幅回路(13)を構成するプリドライバトランジスタ(14)
のベースに印加される。その際、入力端子(1)に印加さ
れる入力信号に対し、前記第４トランジスタ(7)のコレ
クタに、増幅され反転された出力信号が発生する。
後段増幅回路(13)は、プリドライバトランジスタ(14)の
ベースに印加される信号を増幅し、出力中点に発生する
出力信号によりスピーカ(22)を駆動する。いま、前記プ
リドライバトランジスタ(14)のベースに負の信号が印加
されたとすれば、そのコレクタ電圧が上昇するので、第
２ドライバトランジスタ(16)及び第２出力トランジスタ
(20)がオフになり、ＰＮＰ型の第３ドライバトランジス
タ(17)もオフになる。その為、ＮＰＮ型の第４ドライバ
トランジスタ(18)のエミッタ電圧が低下し、前記第４ド
ライバトランジスタ(18)のコレクタ電圧も低下して、第
１ドライバトランジスタ(15)がオンになり、第１出力ト
ランジスタ(19)もオンになる。従って、後段増幅回路(1
3)の出力中点には、正極性の増幅された出力信号が発生
し、スピーカに印加される。一方、プリドライバトラン
ジスタ(14)のベースに正の信号が印加されると、そのコ
レクタ電圧が低くなり、第３ドライバトランジスタ(17)
がオンして、第４ドライバトランジスタ(18)のエミッタ
電圧を上昇させる。その為、第４ドライバトランジスタ
(18)、第１ドライバトランジスタ(15)及び第１出力トラ
ンジスタ(19)がオフになる。同時に、第２ドライバトラ
ンジスタ(16)及び第２出力トランジスタ(20)がオンにな
り、後段増幅回路(13)の出力中点には、負極性の出力電
圧が発生し、スピーカ(22)に印加される。従って、スピ
ーカ(22)は後段増幅回路(13)の出力中点に得られる出力
信号により、プッシュプルの関係で駆動される。
ベースに印加される信号を増幅し、出力中点に発生する
出力信号によりスピーカ(22)を駆動する。いま、前記プ
リドライバトランジスタ(14)のベースに負の信号が印加
されたとすれば、そのコレクタ電圧が上昇するので、第
２ドライバトランジスタ(16)及び第２出力トランジスタ
(20)がオフになり、ＰＮＰ型の第３ドライバトランジス
タ(17)もオフになる。その為、ＮＰＮ型の第４ドライバ
トランジスタ(18)のエミッタ電圧が低下し、前記第４ド
ライバトランジスタ(18)のコレクタ電圧も低下して、第
１ドライバトランジスタ(15)がオンになり、第１出力ト
ランジスタ(19)もオンになる。従って、後段増幅回路(1
3)の出力中点には、正極性の増幅された出力信号が発生
し、スピーカに印加される。一方、プリドライバトラン
ジスタ(14)のベースに正の信号が印加されると、そのコ
レクタ電圧が低くなり、第３ドライバトランジスタ(17)
がオンして、第４ドライバトランジスタ(18)のエミッタ
電圧を上昇させる。その為、第４ドライバトランジスタ
(18)、第１ドライバトランジスタ(15)及び第１出力トラ
ンジスタ(19)がオフになる。同時に、第２ドライバトラ
ンジスタ(16)及び第２出力トランジスタ(20)がオンにな
り、後段増幅回路(13)の出力中点には、負極性の出力電
圧が発生し、スピーカ(22)に印加される。従って、スピ
ーカ(22)は後段増幅回路(13)の出力中点に得られる出力
信号により、プッシュプルの関係で駆動される。
尚、後段増幅回路(13)の出力中点とアースとの間には、
第１及び第２負帰還抵抗(25)及び(26)が直列接続されて
おり、前記第１及び第２負帰還抵抗(25)及び(26)の接続
点は第３及び第４トランジスタ(6)及び(7)のエミッタに
接続されている。従って、第１図の増幅回路は、負帰還
型の増幅回路として動作する。
第１及び第２負帰還抵抗(25)及び(26)が直列接続されて
おり、前記第１及び第２負帰還抵抗(25)及び(26)の接続
点は第３及び第４トランジスタ(6)及び(7)のエミッタに
接続されている。従って、第１図の増幅回路は、負帰還
型の増幅回路として動作する。
次に電源投入時の動作について説明する。電源を投入す
ると、トランジスタ(27)，(28)，(29)及び(30)が直ちに
オンし、ダイオード(31)及び(32)に所定の電流が供給さ
れる。いま、制御トランジスタ(23)が接続されていない
とすれば、ダイオード(31)及び(32)の導通により第４ド
ライバトランジスタ(18)のベース電圧が直ちに１．６Ｖ
になる。しかして、前記ダイオード(31)及び(32)と第４
ドライバトランジスタ(18)とのエミッタ面積比を１０：
１とすれば、前記第４ドライバトランジスタ(18)のベー
ス・エミッタ間電圧は０．５Ｖ程度になり、そのエミッ
タ電圧は約１．１Ｖになる。一方、電源投入時において
は、入力結合コンデンサ(2)が放電状態にあるので、前
段増幅回路(3)を構成する第１及び第２トランジスタ(4)
及び(5)のベースが略零電位となり、前段増幅回路(3)は
不動作状態にある。従って、プリドライバトランジスタ
(14)のベース電圧は上昇し、該プリドライバトランジス
タ(14)はオン状態にある。その状態においては、第３ド
ライバトランジスタ(17)のコレクタ・ベースが順バイア
スされるので、コレクタ・ベース間電圧を０．７Ｖとす
れば、プリドライバトランジスタ(14)のコレクタ電圧
は、直ちに約０．４Ｖ（残り電圧）となる。そして、こ
の残り電圧は、第２ドライバトランジスタ(16)、バイア
ス用トランジスタ(33)、ダイオード(34)及び(35)を介し
て出力中点に伝達されるので、後段増幅回路(13)の出力
中点電圧も直ちに約０．４Ｖとなる。時間が経過し、入
力結合コンデンサ(2)の充電が完了すると、前段増幅回
路(3)の第１及び第２トランジスタ(4)及び(5)のベース
電圧が２ＶBEとなり、プリドライバトランジスタ(14)の
ベースに所定のバイアスが与えられる。すると、第１ド
ライバトランジスタ(15)及び第１出力トランジスタ(19)
がオンとなり、出力結合コンデンサ(21)の充填が開始さ
れ、後段増幅回路(13)の出力中点電圧が1/2VCC（ＶCCは
電源電圧）に向かって上昇する。第２図は、制御トラン
ジスタ(23)が存在しない場合の電源投入時における出力
中点電圧の変化を示すものである。時刻ｔ0で電源を投
入すると、出力中点電圧は直ちに残り電圧ＶX（約０．
４Ｖ）に上昇し、入力結合コンデンサ(2)の充電が終了
する時刻ｔ1迄、出力中点電圧が残り電圧ＶXに維持さ
れ、前記時刻ｔ1になると出力結合コンデンサ(21)の充
電が開始され出力中点電圧が1/2ＶCCに向かって上昇す
るとを示している。しかして、制御トランジスタ(23)が
存在しない場合、時刻ｔ1以降における出力中点電圧の
上昇はなめらかである為、そこではショック音が発生し
ない。しかしながら、時刻ｔ0において出力中点電圧が
残り電圧迄急激に立ち上る為、前記時刻ｔ0でショック
音が発生するという問題があった。
ると、トランジスタ(27)，(28)，(29)及び(30)が直ちに
オンし、ダイオード(31)及び(32)に所定の電流が供給さ
れる。いま、制御トランジスタ(23)が接続されていない
とすれば、ダイオード(31)及び(32)の導通により第４ド
ライバトランジスタ(18)のベース電圧が直ちに１．６Ｖ
になる。しかして、前記ダイオード(31)及び(32)と第４
ドライバトランジスタ(18)とのエミッタ面積比を１０：
１とすれば、前記第４ドライバトランジスタ(18)のベー
ス・エミッタ間電圧は０．５Ｖ程度になり、そのエミッ
タ電圧は約１．１Ｖになる。一方、電源投入時において
は、入力結合コンデンサ(2)が放電状態にあるので、前
段増幅回路(3)を構成する第１及び第２トランジスタ(4)
及び(5)のベースが略零電位となり、前段増幅回路(3)は
不動作状態にある。従って、プリドライバトランジスタ
(14)のベース電圧は上昇し、該プリドライバトランジス
タ(14)はオン状態にある。その状態においては、第３ド
ライバトランジスタ(17)のコレクタ・ベースが順バイア
スされるので、コレクタ・ベース間電圧を０．７Ｖとす
れば、プリドライバトランジスタ(14)のコレクタ電圧
は、直ちに約０．４Ｖ（残り電圧）となる。そして、こ
の残り電圧は、第２ドライバトランジスタ(16)、バイア
ス用トランジスタ(33)、ダイオード(34)及び(35)を介し
て出力中点に伝達されるので、後段増幅回路(13)の出力
中点電圧も直ちに約０．４Ｖとなる。時間が経過し、入
力結合コンデンサ(2)の充電が完了すると、前段増幅回
路(3)の第１及び第２トランジスタ(4)及び(5)のベース
電圧が２ＶBEとなり、プリドライバトランジスタ(14)の
ベースに所定のバイアスが与えられる。すると、第１ド
ライバトランジスタ(15)及び第１出力トランジスタ(19)
がオンとなり、出力結合コンデンサ(21)の充填が開始さ
れ、後段増幅回路(13)の出力中点電圧が1/2VCC（ＶCCは
電源電圧）に向かって上昇する。第２図は、制御トラン
ジスタ(23)が存在しない場合の電源投入時における出力
中点電圧の変化を示すものである。時刻ｔ0で電源を投
入すると、出力中点電圧は直ちに残り電圧ＶX（約０．
４Ｖ）に上昇し、入力結合コンデンサ(2)の充電が終了
する時刻ｔ1迄、出力中点電圧が残り電圧ＶXに維持さ
れ、前記時刻ｔ1になると出力結合コンデンサ(21)の充
電が開始され出力中点電圧が1/2ＶCCに向かって上昇す
るとを示している。しかして、制御トランジスタ(23)が
存在しない場合、時刻ｔ1以降における出力中点電圧の
上昇はなめらかである為、そこではショック音が発生し
ない。しかしながら、時刻ｔ0において出力中点電圧が
残り電圧迄急激に立ち上る為、前記時刻ｔ0でショック
音が発生するという問題があった。
次に、制御トランジスタ(23)が存在する場合の動作につ
いて、第３図を参照しながら説明する。時刻ｔ0に電源
が投入されたとすれば、入力結合コンデンサ(2)が放電
状態にある為、制御トランジスタ(23)のベース電圧は略
０Ｖとなる。一方、電源が投入されると、トランジスタ
(30)がオンになるので、前記制御トランジスタ(23)が直
ちにオンし、第４ドライバトランジスタ(18)のベース電
圧を、前記制御トランジスタ(23)のベース・エミッタ間
電圧（＝０．８Ｖ）に固定する。その為、前記第４ドラ
イバトランジスタ(18)のエミッタ電圧が低い値になり、
第３ドライバトランジスタ(17)のコレクタ・ベース間が
順バイアスされない。また、オン状態にあるプリドライ
バトランジスタ(14)のコレクタ電圧はその飽和電圧に応
じて極く低い値（０．１Ｖ程度）に保たれる。入力結合
コンデンサ(2)の充填が進み、時刻ｔ2に制御トランジス
タ(23)のベース電圧が所定値に達すると、それに応じて
前記制御トランジスタ(23)のエミッタ電圧、第４ドライ
バトランジスタ(18)のエミッタ電圧も所定値となり、第
３ドライバトランジスタ(17)のコレクタ・ベース間が順
バイアスされ、プリドライバトランジスタ(14)のコレク
タ電圧が上昇を開始する。入力結合コンデンサ(2)の充
電が更に進み、制御トランジスタ(23)のベース電圧が
０．８Ｖになる迄プリドライバトランジスタ(14)のコレ
クタ電圧が上昇する。そして、前記制御トランジスタ(2
3)のベース電圧が時刻ｔ3に０．８Ｖに達すると、第４
ドライバトランジスタ(18)のベース電圧が１．６Ｖにな
り、該ベース電圧はダイオード(31)及び(32)の作用によ
りそれ以上は上昇しなくなり、前記第４ドライバトラン
ジスタ(18)のエミッタ電圧は１．１Ｖに固定され、プリ
ドライバトランジスタ(14)のコレクタ電圧は残り電圧Ｖ
X（＝０．４Ｖ）に固定される。制御トランジスタ(23)
は、時刻t3以降は回路動作に影響を及ぼさず、当然定常
状態においても逆バイアスされて動作しない。入力結合
コンデンサ(2)の充電が更に進み、制御トランジスタ(2
3)のベース電圧の略１．６Ｖになる頃（時刻ｔ1）に
は、前段増幅回路(3)が順バイアスされ、プリドライバ
トランジスタ(14)のベースにも適正なバイアス電圧が印
加されるので、前記プリドライバトランジスタ(14)が正
常な動作状態になり、第１ドライバトランジスタ(15)及
び第１出力トランジスタ(19)がオンし、出力結合トラン
ジスタ(21)の充電が開始される。従って、出力中点電圧
は、時刻ｔ1以降1/2ＶCCに向かって上昇する。
いて、第３図を参照しながら説明する。時刻ｔ0に電源
が投入されたとすれば、入力結合コンデンサ(2)が放電
状態にある為、制御トランジスタ(23)のベース電圧は略
０Ｖとなる。一方、電源が投入されると、トランジスタ
(30)がオンになるので、前記制御トランジスタ(23)が直
ちにオンし、第４ドライバトランジスタ(18)のベース電
圧を、前記制御トランジスタ(23)のベース・エミッタ間
電圧（＝０．８Ｖ）に固定する。その為、前記第４ドラ
イバトランジスタ(18)のエミッタ電圧が低い値になり、
第３ドライバトランジスタ(17)のコレクタ・ベース間が
順バイアスされない。また、オン状態にあるプリドライ
バトランジスタ(14)のコレクタ電圧はその飽和電圧に応
じて極く低い値（０．１Ｖ程度）に保たれる。入力結合
コンデンサ(2)の充填が進み、時刻ｔ2に制御トランジス
タ(23)のベース電圧が所定値に達すると、それに応じて
前記制御トランジスタ(23)のエミッタ電圧、第４ドライ
バトランジスタ(18)のエミッタ電圧も所定値となり、第
３ドライバトランジスタ(17)のコレクタ・ベース間が順
バイアスされ、プリドライバトランジスタ(14)のコレク
タ電圧が上昇を開始する。入力結合コンデンサ(2)の充
電が更に進み、制御トランジスタ(23)のベース電圧が
０．８Ｖになる迄プリドライバトランジスタ(14)のコレ
クタ電圧が上昇する。そして、前記制御トランジスタ(2
3)のベース電圧が時刻ｔ3に０．８Ｖに達すると、第４
ドライバトランジスタ(18)のベース電圧が１．６Ｖにな
り、該ベース電圧はダイオード(31)及び(32)の作用によ
りそれ以上は上昇しなくなり、前記第４ドライバトラン
ジスタ(18)のエミッタ電圧は１．１Ｖに固定され、プリ
ドライバトランジスタ(14)のコレクタ電圧は残り電圧Ｖ
X（＝０．４Ｖ）に固定される。制御トランジスタ(23)
は、時刻t3以降は回路動作に影響を及ぼさず、当然定常
状態においても逆バイアスされて動作しない。入力結合
コンデンサ(2)の充電が更に進み、制御トランジスタ(2
3)のベース電圧の略１．６Ｖになる頃（時刻ｔ1）に
は、前段増幅回路(3)が順バイアスされ、プリドライバ
トランジスタ(14)のベースにも適正なバイアス電圧が印
加されるので、前記プリドライバトランジスタ(14)が正
常な動作状態になり、第１ドライバトランジスタ(15)及
び第１出力トランジスタ(19)がオンし、出力結合トラン
ジスタ(21)の充電が開始される。従って、出力中点電圧
は、時刻ｔ1以降1/2ＶCCに向かって上昇する。
第３図から明らかな如く、時刻ｔ2からｔ3迄の出力中点
電圧の上昇は、入力結合コンデンサ(2)の充電カーブに
依存するのでなめらかな変化となり、時刻ｔ1以降の出
力中点電圧の上昇は、出力結合コンデンサ(21)の充電カ
ーブに依存するのでこれもなめらかとなる。従って、第
１図の回路を用いれば、電源投入時のショック音の発生
を防止し得る。
電圧の上昇は、入力結合コンデンサ(2)の充電カーブに
依存するのでなめらかな変化となり、時刻ｔ1以降の出
力中点電圧の上昇は、出力結合コンデンサ(21)の充電カ
ーブに依存するのでこれもなめらかとなる。従って、第
１図の回路を用いれば、電源投入時のショック音の発生
を防止し得る。
(ト) 発明の効果 以上述べた如く、本発明に依れば、電源投入時のショッ
ク音の発生を確実に防止し得るショック音防止回路を提
供出来る。特に制御トランジスタを設けることにより、
設ける以前に比べ１０dBから１５dBの改善を計ることが
出来る。
ク音の発生を確実に防止し得るショック音防止回路を提
供出来る。特に制御トランジスタを設けることにより、
設ける以前に比べ１０dBから１５dBの改善を計ることが
出来る。
第１図は、本発明の一実施例を示す回路図、第２図及び
第３図は第１図の説明に供する為の特性図である。 (2)……入力結合コンデンサ、(3)……前段増幅回路、(1
3)……後段増幅回路、(14)……プリドライバトランジス
タ、(15)，(16)，(17)，(18)……ドライバトランジス
タ、(19)，(20)……出力トランジスタ、(21)……出力結
合コンデンサ、(23)……制御トランジスタ。
第３図は第１図の説明に供する為の特性図である。 (2)……入力結合コンデンサ、(3)……前段増幅回路、(1
3)……後段増幅回路、(14)……プリドライバトランジス
タ、(15)，(16)，(17)，(18)……ドライバトランジス
タ、(19)，(20)……出力トランジスタ、(21)……出力結
合コンデンサ、(23)……制御トランジスタ。
Claims (1)
- 【請求項１】プッシュプル接続された一対の出力トラン
ジスタと、該出力トランジスタを駆動するドライバトラ
ンジスタと、該ドライバトランジスタを駆動するプリド
ライバトランジスタとを備える増幅回路において、ベー
スが入力結合コンデンサに接続された制御トランジスタ
と、該制御トランジスタの出力電圧に応じてプリドライ
バトランジスタのコレクタ電圧を設定する設定手段と、
プリドライバトランジスタのコレクタ電圧を出力端子に
伝達する伝達手段とから成り、前記設定手段は、電源投
入直後、制御トランジスタのベース電圧が低い間、プリ
ドライバトランジスタのコレクタ電圧を低い値に保ち、
制御トランジスタのベース電圧の上昇に応じてプリドラ
イバトランジスタのコレクタ電圧を前記低い値から残り
電圧まで上昇せしめ、さらに、前記伝達手段は、プリド
ライバトランジスタのコレクタ電圧を出力端子に伝達す
ることを特徴とするシッック音防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068797A JPH0656933B2 (ja) | 1989-03-20 | 1989-03-20 | ショック音防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068797A JPH0656933B2 (ja) | 1989-03-20 | 1989-03-20 | ショック音防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02248104A JPH02248104A (ja) | 1990-10-03 |
| JPH0656933B2 true JPH0656933B2 (ja) | 1994-07-27 |
Family
ID=13384070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068797A Expired - Lifetime JPH0656933B2 (ja) | 1989-03-20 | 1989-03-20 | ショック音防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656933B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134810A (en) * | 1980-03-26 | 1981-10-21 | Hitachi Ltd | Class "b" push-pull output circuit |
| JPS5973817U (ja) * | 1982-11-10 | 1984-05-19 | 三洋電機株式会社 | シヨツク音防止回路 |
-
1989
- 1989-03-20 JP JP1068797A patent/JPH0656933B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02248104A (ja) | 1990-10-03 |
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Legal Events
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|---|---|---|---|
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