JPH0658615B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH0658615B2 JPH0658615B2 JP63326413A JP32641388A JPH0658615B2 JP H0658615 B2 JPH0658615 B2 JP H0658615B2 JP 63326413 A JP63326413 A JP 63326413A JP 32641388 A JP32641388 A JP 32641388A JP H0658615 B2 JPH0658615 B2 JP H0658615B2
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
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- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、ＤＲＡＭにおけるアドレスバッファの基準電
圧発生回路に関する。
圧発生回路に関する。
＜従来の技術と解決しようとする課題＞ 一般に、ＤＲＡＭにおける基準電圧発生回路は、アドレ
スバッファからのアドレス情報の論理状態、すなわち
“１”“０”を判別するための基準となる基準電圧を提
供するものである。このような基準電圧発生回路の従来
例として、第１図及び第２図に示すような回路が主に使
用されている。
スバッファからのアドレス情報の論理状態、すなわち
“１”“０”を判別するための基準となる基準電圧を提
供するものである。このような基準電圧発生回路の従来
例として、第１図及び第２図に示すような回路が主に使
用されている。
第１図に示す基準電圧発生回路は、ＰＭＯＳトランジス
タＭ１とＮＭＯＳトランジスタＭ２とを直列接続した構
成とされている。ＮＭＯＳトランジスタＭ２は、ドレイ
ンとゲートが接続されたダイオード構造とされ、基準電
圧を調節する。そして、ＰＭＯＳトランジスタＭ１もダ
イオード構造とされ、基準電圧を調節するようになって
いる。しかしながら、このような基準電圧発生回路で
は、基準電圧端ＶｏｕｔがＮＭＯＳトランジスタＭ２と
直接的につながれており、ＤＲＡＭ内部の負荷回路の大
負荷がかかると、基準電圧のレベルが電源供給端子の印
加電圧Ｖｃｃに影響され易いという欠点があった。
タＭ１とＮＭＯＳトランジスタＭ２とを直列接続した構
成とされている。ＮＭＯＳトランジスタＭ２は、ドレイ
ンとゲートが接続されたダイオード構造とされ、基準電
圧を調節する。そして、ＰＭＯＳトランジスタＭ１もダ
イオード構造とされ、基準電圧を調節するようになって
いる。しかしながら、このような基準電圧発生回路で
は、基準電圧端ＶｏｕｔがＮＭＯＳトランジスタＭ２と
直接的につながれており、ＤＲＡＭ内部の負荷回路の大
負荷がかかると、基準電圧のレベルが電源供給端子の印
加電圧Ｖｃｃに影響され易いという欠点があった。
第２図に示す基準電圧発生回路は、ＰＭＯＳトランジス
タＭ３、ＮＭＯＳトランジスタＭ４、及びダイオードＤ
１、Ｄ２から構成されている。印加電圧Ｖｃｃによって
ＮＭＯＳトランジスタＭ４がＯＮとされ、また、ＰＭＯ
ＳトランジスタＭ３もゲートが接地されてＯＮとされる
ので、両トランジスタＭ３、Ｍ４は常にＯＮとされてい
る。これにより待機（Stand-by）状態における電流量を
制限する構成とされている。また、基準電圧のレベル
は、２つのダイオードＤ１、Ｄ２のしきい電圧とＮＭＯ
ＳトランジスタＭ４のＯＮ抵抗とにより決定されるよう
になっている。しかしながら、低電圧の領域では、出力
電圧のレベルが過渡的に変化（Shooting）してしまうと
いう問題点があった。
タＭ３、ＮＭＯＳトランジスタＭ４、及びダイオードＤ
１、Ｄ２から構成されている。印加電圧Ｖｃｃによって
ＮＭＯＳトランジスタＭ４がＯＮとされ、また、ＰＭＯ
ＳトランジスタＭ３もゲートが接地されてＯＮとされる
ので、両トランジスタＭ３、Ｍ４は常にＯＮとされてい
る。これにより待機（Stand-by）状態における電流量を
制限する構成とされている。また、基準電圧のレベル
は、２つのダイオードＤ１、Ｄ２のしきい電圧とＮＭＯ
ＳトランジスタＭ４のＯＮ抵抗とにより決定されるよう
になっている。しかしながら、低電圧の領域では、出力
電圧のレベルが過渡的に変化（Shooting）してしまうと
いう問題点があった。
したがって、本発明の目的は、アドレスバッファにおけ
る低電圧時の過渡現象を除去すると共に、印加電圧によ
る変化が微少な基準電圧を発生・供給することができ、
安定的なアドレス情報の論理状態の区別を可能とするよ
うな基準電圧発生回路を提供することにある。
る低電圧時の過渡現象を除去すると共に、印加電圧によ
る変化が微少な基準電圧を発生・供給することができ、
安定的なアドレス情報の論理状態の区別を可能とするよ
うな基準電圧発生回路を提供することにある。
＜課題を解決するための手段＞ このような目的を達成するために、本発明による基準電
圧発生回路は、外部からの印加電圧を基にして、デジタ
ルデータ判別の基準となる基準電圧を発生するための基
準電圧発生回路であって、電流源となる第１抵抗性回路
と、この第１抵抗性回路に接続され、前記印加電圧に応
じて抵抗の変化する抵抗性素子をもつ第２抵抗性回路
と、第２抵抗性回路の接地側における電圧を一定にする
第１定電圧回路とを有し、前記印加電圧を第２抵抗性回
路の抵抗性素子数に応じて降下させると共に変化幅を減
少させ、より安定的な電圧を出力する第１手段、第１手
段の出力電圧に応じて動作し、前記印加電圧を降下させ
ると共に電流源となる抵抗性素子をもつ第３抵抗性回路
と、第３抵抗性回路に接続され、第１手段の出力電圧に
応じて動作して基準電圧のレベルを設定する抵抗性素子
をもつ第４抵抗性回路と、第４抵抗性回路の接地側にお
ける電圧を一定にする第２定電圧回路とを有し、基準電
圧を出力する第２手段、及び、電流源となる第５抵抗性
回路と、第５抵抗性回路の接地側で一定の電圧を保つ第
３定電圧回路とを有し、前記印加電圧が所定の値の場合
には第３定電圧回路による電圧が第２手段の第４抵抗性
回路及び第２定電圧回路による電圧と等しくなるように
され、前記印加電圧が所定の値より高くなると第２手段
の第３抵抗性回路と第４抵抗性回路との接続点から電荷
の一部を接地電圧端に放電し、前記印加電圧が所定の値
より低くなると前記接続点へ電荷を充電することによ
り、第２手段の電荷調整を行う第３手段、を備えてなる
ことを特徴とする。
圧発生回路は、外部からの印加電圧を基にして、デジタ
ルデータ判別の基準となる基準電圧を発生するための基
準電圧発生回路であって、電流源となる第１抵抗性回路
と、この第１抵抗性回路に接続され、前記印加電圧に応
じて抵抗の変化する抵抗性素子をもつ第２抵抗性回路
と、第２抵抗性回路の接地側における電圧を一定にする
第１定電圧回路とを有し、前記印加電圧を第２抵抗性回
路の抵抗性素子数に応じて降下させると共に変化幅を減
少させ、より安定的な電圧を出力する第１手段、第１手
段の出力電圧に応じて動作し、前記印加電圧を降下させ
ると共に電流源となる抵抗性素子をもつ第３抵抗性回路
と、第３抵抗性回路に接続され、第１手段の出力電圧に
応じて動作して基準電圧のレベルを設定する抵抗性素子
をもつ第４抵抗性回路と、第４抵抗性回路の接地側にお
ける電圧を一定にする第２定電圧回路とを有し、基準電
圧を出力する第２手段、及び、電流源となる第５抵抗性
回路と、第５抵抗性回路の接地側で一定の電圧を保つ第
３定電圧回路とを有し、前記印加電圧が所定の値の場合
には第３定電圧回路による電圧が第２手段の第４抵抗性
回路及び第２定電圧回路による電圧と等しくなるように
され、前記印加電圧が所定の値より高くなると第２手段
の第３抵抗性回路と第４抵抗性回路との接続点から電荷
の一部を接地電圧端に放電し、前記印加電圧が所定の値
より低くなると前記接続点へ電荷を充電することによ
り、第２手段の電荷調整を行う第３手段、を備えてなる
ことを特徴とする。
＜実施例＞ 以下、本発明の好適な一実施例を添付図面を参照して詳
細に説明する。尚、従来と共通する部分には同じ符号を
付し、重複する説明は省略する。
細に説明する。尚、従来と共通する部分には同じ符号を
付し、重複する説明は省略する。
第３図は、本発明に係る基準電圧発生回路の回路図を示
す。以下、回路構造を第１手段、第２手段、第３手段に
分けて説明する。
す。以下、回路構造を第１手段、第２手段、第３手段に
分けて説明する。
第１手段 第１手段は、第１抵抗性回路１０、第２抵抗性回路２
０、第１定電圧回路３０から構成されている。
０、第１定電圧回路３０から構成されている。
印加電圧Ｖｃｃがダイオード構造のＮＭＯＳトランジス
タ１１の入力とされ、抵抗成分をもつ第１抵抗性回路１
０が構成されている。
タ１１の入力とされ、抵抗成分をもつ第１抵抗性回路１
０が構成されている。
第１抵抗性回路１０のＮＭＯＳトランジスタ１１のソー
ス端のノードＡには、ＮＭＯＳトランジスタ２１のドレ
イン端が接続され、一方、ＮＭＯＳトランジスタ２１の
ソース端には、ｎ個のＮＭＯＳトランジスタ２２〜２６
が直列接続されている。そして、ＮＭＯＳトランジスタ
２１〜２６の各ゲートは印加電圧Ｖｃｃを受けるように
され、抵抗成分をもつ第２抵抗性回路２０が構成されて
いる。
ス端のノードＡには、ＮＭＯＳトランジスタ２１のドレ
イン端が接続され、一方、ＮＭＯＳトランジスタ２１の
ソース端には、ｎ個のＮＭＯＳトランジスタ２２〜２６
が直列接続されている。そして、ＮＭＯＳトランジスタ
２１〜２６の各ゲートは印加電圧Ｖｃｃを受けるように
され、抵抗成分をもつ第２抵抗性回路２０が構成されて
いる。
第２抵抗性回路２０のＮＭＯＳトランジスタ２６のソー
ス端のノードＢには、ダイオード構造のＮＭＯＳトラン
ジスタ３１の入力側が接続され、一定の電圧を維持する
第１定電圧回路３０が構成されている。この第１定電圧
回路３０の出力は接地されている（接地電圧はＶｓｓで
示す）。
ス端のノードＢには、ダイオード構造のＮＭＯＳトラン
ジスタ３１の入力側が接続され、一定の電圧を維持する
第１定電圧回路３０が構成されている。この第１定電圧
回路３０の出力は接地されている（接地電圧はＶｓｓで
示す）。
第２手段 第２手段は、第３抵抗性回路４０、第４抵抗性回路５
０、第２定電圧回路６０から構成されている。
０、第２定電圧回路６０から構成されている。
ｍ個のＮＭＯＳトランジスタ４１〜４３が直列接続さ
れ、ＮＭＯＳトランジスタ４１のドレイン端に印加電圧
Ｖｃｃが供給される。そして、ＮＭＯＳトランジスタ４
１〜４３の各ゲートがノードＡと接続され、所定の抵抗
成分をもつ第３抵抗性回路４０が構成されている。
れ、ＮＭＯＳトランジスタ４１のドレイン端に印加電圧
Ｖｃｃが供給される。そして、ＮＭＯＳトランジスタ４
１〜４３の各ゲートがノードＡと接続され、所定の抵抗
成分をもつ第３抵抗性回路４０が構成されている。
ノードＥには、ＮＭＯＳトランジスタ４３のソース端と
ＮＭＯＳトランジスタ５１のドレイン端とが接続され、
また、ＮＭＯＳトランジスタ５１〜５５の各ゲートはノ
ードＡに接続されている。ｘ個のＮＭＯＳトランジスタ
５１〜５３は直列接続されている。そして、ノードＣ
に、ＮＭＯＳトランジスタ５３のソース端と出力端Ｖ
ｏｕｔとＮＭＯＳトランジスタ５４のドレイン端とが接
続されている。ＮＭＯＳトランジスタ５４〜５５は、ｙ
個のＮＭＯＳトランジスタを直列接続したものである。
このようにして抵抗成分をもつ第４抵抗性回路５０が構
成されている。
ＮＭＯＳトランジスタ５１のドレイン端とが接続され、
また、ＮＭＯＳトランジスタ５１〜５５の各ゲートはノ
ードＡに接続されている。ｘ個のＮＭＯＳトランジスタ
５１〜５３は直列接続されている。そして、ノードＣ
に、ＮＭＯＳトランジスタ５３のソース端と出力端Ｖ
ｏｕｔとＮＭＯＳトランジスタ５４のドレイン端とが接
続されている。ＮＭＯＳトランジスタ５４〜５５は、ｙ
個のＮＭＯＳトランジスタを直列接続したものである。
このようにして抵抗成分をもつ第４抵抗性回路５０が構
成されている。
第４抵抗性回路５０のＮＭＯＳトランジスタ５５のソー
ス端のノードＤには、ダイオード構造のＮＭＯＳトラン
ジスタ６１の入力側が接続され、一定電圧を維持する第
２定電圧回路６０が構成されている。この第２定電圧回
路６０の出力は接地されている。
ス端のノードＤには、ダイオード構造のＮＭＯＳトラン
ジスタ６１の入力側が接続され、一定電圧を維持する第
２定電圧回路６０が構成されている。この第２定電圧回
路６０の出力は接地されている。
第３手段 第３手段は、第５抵抗性回路７０、第３定電圧回路８０
から構成されている。
から構成されている。
ｚ個のＮＭＯＳトランジスタ７１〜７４が直列接続され
ており、ＮＭＯＳトランジスタ７１のドレイン端に印加
電圧Ｖｃｃが供給され、一方、ＮＭＯＳトランジスタ７
４のソース端はノードＦに接続される。そして、ＮＭＯ
Ｓトランジスタ７１〜７４の各ゲートに印加電圧Ｖｃｃ
が供給され、所定の抵抗成分をもつ第５抵抗性回路７０
が構成されている。
ており、ＮＭＯＳトランジスタ７１のドレイン端に印加
電圧Ｖｃｃが供給され、一方、ＮＭＯＳトランジスタ７
４のソース端はノードＦに接続される。そして、ＮＭＯ
Ｓトランジスタ７１〜７４の各ゲートに印加電圧Ｖｃｃ
が供給され、所定の抵抗成分をもつ第５抵抗性回路７０
が構成されている。
第３、第４抵抗性回路４０、５０が接続されるノードＥ
は、リンクＩＳを介してノードＦに連絡するようにさ
れ、このノードＦには、ＮＭＯＳトランジスタ８１のド
レイン端とゲートとが接続される。このＮＭＯＳトラン
ジスタ８１のソース端に、ダイオード構造とされたＮＭ
ＯＳトランジスタ８２のドレイン端を接続し、同様に、
ダイオード構造のＮＭＯＳトランジスタがＴ個、直列に
接続されている。それにより、印加電圧Ｖｃｃの変化に
関係なく一定のレベルがかかるようにする第３定電圧回
路８０が構成されている。この第３定電圧回路８０の出
力は接地される。
は、リンクＩＳを介してノードＦに連絡するようにさ
れ、このノードＦには、ＮＭＯＳトランジスタ８１のド
レイン端とゲートとが接続される。このＮＭＯＳトラン
ジスタ８１のソース端に、ダイオード構造とされたＮＭ
ＯＳトランジスタ８２のドレイン端を接続し、同様に、
ダイオード構造のＮＭＯＳトランジスタがＴ個、直列に
接続されている。それにより、印加電圧Ｖｃｃの変化に
関係なく一定のレベルがかかるようにする第３定電圧回
路８０が構成されている。この第３定電圧回路８０の出
力は接地される。
以下、上記のような構成とされた基準電圧発生回路の作
動状況を説明する。
動状況を説明する。
出力側が接地されているＮＭＯＳトランジスタ３１によ
り、ノードＢの電圧は一定に維持される。また、ｎ個の
ＮＭＯＳトランジスタ２１〜２６が印加電圧Ｖｃｃによ
ってＯＮとされているので、印加電圧Ｖｃｃ側から接地
電圧Ｖｓｓ側へ電流経路が形成され、これによりノード
Ａは抵抗性をもつ。すなわち、ノードＡには、ノードＢ
の電圧にＮＭＯＳトランジスタ２１〜２６の個数に応じ
た電圧降下（voltage drop）分ほどを加えた電圧がかか
り、これに第２手段に入力される入力バイアスとなる。
つまり、第２手段へ出力する入力バイアスに適するレベ
ルに印加電圧Ｖｃｃの電圧を下げ、また変化幅を減少さ
せ、第２手段に入力される入力バイアスをより安定的な
ものとする。
り、ノードＢの電圧は一定に維持される。また、ｎ個の
ＮＭＯＳトランジスタ２１〜２６が印加電圧Ｖｃｃによ
ってＯＮとされているので、印加電圧Ｖｃｃ側から接地
電圧Ｖｓｓ側へ電流経路が形成され、これによりノード
Ａは抵抗性をもつ。すなわち、ノードＡには、ノードＢ
の電圧にＮＭＯＳトランジスタ２１〜２６の個数に応じ
た電圧降下（voltage drop）分ほどを加えた電圧がかか
り、これに第２手段に入力される入力バイアスとなる。
つまり、第２手段へ出力する入力バイアスに適するレベ
ルに印加電圧Ｖｃｃの電圧を下げ、また変化幅を減少さ
せ、第２手段に入力される入力バイアスをより安定的な
ものとする。
ノードＡの電圧によって、第３、第４抵抗性回路４０、
５０のＮＭＯＳトランジスタ４１〜４３、５１〜５５が
駆動されると、ＮＭＯＳトランジスタ６１による一定レ
ベルの電圧がノードＤにかかるので、第４抵抗性回路５
０のノードＣには、ノードＤの電圧に、ＮＭＯＳトラン
ジスタ５４、５５による電圧降下分を加えた電圧がかか
ることになる。
５０のＮＭＯＳトランジスタ４１〜４３、５１〜５５が
駆動されると、ＮＭＯＳトランジスタ６１による一定レ
ベルの電圧がノードＤにかかるので、第４抵抗性回路５
０のノードＣには、ノードＤの電圧に、ＮＭＯＳトラン
ジスタ５４、５５による電圧降下分を加えた電圧がかか
ることになる。
以上のような構成だけでも基準電圧を発生することは可
能であるが、これだけでは印加電圧Ｖｃｃによる変化幅
がまだ大きい。これを除去するために、印加電圧Ｖｃｃ
が高電圧の場合にはノードＥにおける電荷の一部を他の
ところへ流すようにし、低電圧の場合にはノードＥに電
荷を加える方法によって、第４抵抗性回路５０に流れる
電流の変化を微少にすることが要求される。この機能を
行うのが、第５抵抗性回路７０及び第３定電圧回路８０
からなる第３手段である。
能であるが、これだけでは印加電圧Ｖｃｃによる変化幅
がまだ大きい。これを除去するために、印加電圧Ｖｃｃ
が高電圧の場合にはノードＥにおける電荷の一部を他の
ところへ流すようにし、低電圧の場合にはノードＥに電
荷を加える方法によって、第４抵抗性回路５０に流れる
電流の変化を微少にすることが要求される。この機能を
行うのが、第５抵抗性回路７０及び第３定電圧回路８０
からなる第３手段である。
ノードＦの電圧は、第３定電圧回路８０により一定のレ
ベルに保つことができる。すなわち、このノードＦは直
接的にＤＲＡＭ内部回路に接続されないので、大負荷が
かかることがなく、より安定なレベルを保つことができ
る。そして、ノードＥにノードＦを介して接続された第
５抵抗性回路７０のＮＭＯＳトランジスタ７４のドレイ
ン端には、第５抵抗性回路７０を介して印加電圧Ｖｃｃ
より幾分変化の少なくなった電圧がかかる。したがっ
て、印加電圧Ｖｃｃが高電圧となる場合には、ノードＥ
に比べノードＦの電圧が低くなるのでノードＥからノー
ドＦにディスチャージされ、一方、低電圧となる場合に
は、ノードＦの電圧がノードＥの電圧より大きくなり、
ノードＦからノードＥに電荷が移動する。
ベルに保つことができる。すなわち、このノードＦは直
接的にＤＲＡＭ内部回路に接続されないので、大負荷が
かかることがなく、より安定なレベルを保つことができ
る。そして、ノードＥにノードＦを介して接続された第
５抵抗性回路７０のＮＭＯＳトランジスタ７４のドレイ
ン端には、第５抵抗性回路７０を介して印加電圧Ｖｃｃ
より幾分変化の少なくなった電圧がかかる。したがっ
て、印加電圧Ｖｃｃが高電圧となる場合には、ノードＥ
に比べノードＦの電圧が低くなるのでノードＥからノー
ドＦにディスチャージされ、一方、低電圧となる場合に
は、ノードＦの電圧がノードＥの電圧より大きくなり、
ノードＦからノードＥに電荷が移動する。
＜発明の効果＞ 以上述べてきたように、本発明に係る基準電圧発生回路
によれば、高電圧においては電荷の一部をディスチャー
ジさせ、また、低電圧においてはチャージを補充して過
渡現象を除去することができるので、印加電圧による変
化が微少な基準電圧を供給することが可能となる。それ
により、アドレス信号の論理状態の判別をより安定的に
行えるようになるという効果がある。
によれば、高電圧においては電荷の一部をディスチャー
ジさせ、また、低電圧においてはチャージを補充して過
渡現象を除去することができるので、印加電圧による変
化が微少な基準電圧を供給することが可能となる。それ
により、アドレス信号の論理状態の判別をより安定的に
行えるようになるという効果がある。
第１図及び第２図は各々従来における基準電圧発生回路
の回路図、そして第３図は本発明に係る基準電圧発生回
路の一実施例を示す回路図である。 Ｍ１、Ｍ３……ＰＭＯＳトランジスタ Ｍ２、Ｍ４……ＮＭＯＳトランジスタ Ｄ１、Ｄ２……ダイオード １１、21〜26、31、41〜43、51〜53、61、71〜74、81、
82……ＮＭＯＳトランジスタ
の回路図、そして第３図は本発明に係る基準電圧発生回
路の一実施例を示す回路図である。 Ｍ１、Ｍ３……ＰＭＯＳトランジスタ Ｍ２、Ｍ４……ＮＭＯＳトランジスタ Ｄ１、Ｄ２……ダイオード １１、21〜26、31、41〜43、51〜53、61、71〜74、81、
82……ＮＭＯＳトランジスタ
Claims (2)
- 【請求項１】外部からの印加電圧を基にして、デジタル
データ判別の基準となる基準電圧を発生するための基準
電圧発生回路であって、 電流源となる第１抵抗性回路と、この第１抵抗性回路に
接続され、前記印加電圧に応じて抵抗の変化する抵抗性
素子をもつ第２抵抗性回路と、第２抵抗性回路の接地側
における電圧を一定にする第１定電圧回路とを有し、前
記印加電圧を第２抵抗性回路の抵抗性素子数に応じて降
下させると共に変化幅を減少させ、より安定的な電圧を
出力する第１手段、 第１手段の出力電圧に応じて動作し、前記印加電圧を降
下させると共に電流源となる抵抗性素子をもつ第３抵抗
性回路と、第３抵抗性回路に接続され、第１手段の出力
電圧に応じて動作して基準電圧のレベルを設定する抵抗
性素子をもつ第４抵抗性回路と、第４抵抗性回路の接地
側における電圧を一定にする第２定電圧回路とを有し、
基準電圧を出力する第２手段、及び 電流源となる第５抵抗性回路と、第５抵抗性回路の接地
側で一定の電圧を保つ第３定電圧回路とを有し、前記印
加電圧が所定の値の場合には第３定電圧回路による電圧
が第２手段の第４抵抗性回路及び第２定電圧回路による
電圧と等しくなるようにされ、前記印加電圧が所定の値
より高くなると第２手段の第３抵抗性回路と第４抵抗性
回路との接続点から電荷の一部を接地電圧端に放電し、
前記印加電圧が所定の値より低くなると前記接続点へ電
荷を充電することにより、第２手段の電荷調整を行う第
３手段、 を備えてなることを特徴とする基準電圧発生回路。 - 【請求項２】第２及び第５抵抗性回路に外部からの印加
電圧をゲートに受けるＮＭＯＳトランジスタが用いら
れ、第３及び第４抵抗性回路に第１手段の出力をゲート
に受けるＮＭＯＳトランジスタが用いられ、そして、第
１抵抗性回路及び第１〜第３定電圧回路にダイオード構
造のＮＭＯＳトランジスタが用いられる請求項（１）に
記載の基準電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880005019A KR910003604B1 (ko) | 1988-04-30 | 1988-04-30 | 차아지업 및 디스차아지 회로를 이용한 기준전압 발생회로 |
| KR88-5019 | 1988-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01300318A JPH01300318A (ja) | 1989-12-04 |
| JPH0658615B2 true JPH0658615B2 (ja) | 1994-08-03 |
Family
ID=19274055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326413A Expired - Lifetime JPH0658615B2 (ja) | 1988-04-30 | 1988-12-26 | 基準電圧発生回路 |
Country Status (6)
| Country | Link |
|---|---|
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| JP (1) | JPH0658615B2 (ja) |
| KR (1) | KR910003604B1 (ja) |
| DE (1) | DE3844387C2 (ja) |
| FR (1) | FR2630837B1 (ja) |
| GB (1) | GB2217880B (ja) |
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|---|---|---|---|---|
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| JPH05315852A (ja) * | 1992-05-12 | 1993-11-26 | Fuji Electric Co Ltd | 電流制限回路および電流制限回路用定電圧源 |
| EP0823115B1 (en) * | 1995-04-21 | 1999-08-25 | Advanced Micro Devices, Inc. | Reference for cmos memory cell having pmos and nmos transistors with a common floating gate |
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| DE3138558A1 (de) * | 1981-09-28 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur erzeugung eines von schwankungen einer versorgungsgleichspannung freien gleichspannungspegels |
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| US4788455A (en) * | 1985-08-09 | 1988-11-29 | Mitsubishi Denki Kabushiki Kaisha | CMOS reference voltage generator employing separate reference circuits for each output transistor |
| JPS62188255A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 基準電圧発生回路 |
-
1988
- 1988-04-30 KR KR1019880005019A patent/KR910003604B1/ko not_active Expired
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- 1988-12-29 FR FR888817425A patent/FR2630837B1/fr not_active Expired - Lifetime
- 1988-12-30 DE DE3844387A patent/DE3844387C2/de not_active Expired - Lifetime
- 1988-12-30 US US07/292,340 patent/US4868484A/en not_active Expired - Lifetime
-
1989
- 1989-01-10 GB GB8900463A patent/GB2217880B/en not_active Expired - Lifetime
Also Published As
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|---|---|
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| DE3844387A1 (de) | 1989-11-09 |
| GB2217880A (en) | 1989-11-01 |
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| DE3844387C2 (de) | 1994-07-07 |
| FR2630837B1 (fr) | 1991-07-05 |
| KR910003604B1 (ko) | 1991-06-07 |
| JPH01300318A (ja) | 1989-12-04 |
| KR890016571A (ko) | 1989-11-29 |
| GB8900463D0 (en) | 1989-03-08 |
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