JPH0658627B2 - 電子機器 - Google Patents
電子機器Info
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- JPH0658627B2 JPH0658627B2 JP62019340A JP1934087A JPH0658627B2 JP H0658627 B2 JPH0658627 B2 JP H0658627B2 JP 62019340 A JP62019340 A JP 62019340A JP 1934087 A JP1934087 A JP 1934087A JP H0658627 B2 JPH0658627 B2 JP H0658627B2
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Description
【発明の詳細な説明】 ＜本発明の産業上の利用分野＞ 本発明は、記憶装置に記憶された装置作動用プログラム
に基づいて、駆動部の制御を行なう電子機器に関する。
に基づいて、駆動部の制御を行なう電子機器に関する。
＜従来技術と問題点＞ 近年マイクロコンピュータの発達に伴って、各種機器の
作動制御をマイクロコンピュータで行なうものが増えて
いる。
作動制御をマイクロコンピュータで行なうものが増えて
いる。
この種の電子機器は、第４図に示すように、メモリ１に
予めに記憶された装置作動用プログラムに従って演算処
理装置２（以下、ＣＰＵと記す）が、駆動部３を制御す
るように構成されている。
予めに記憶された装置作動用プログラムに従って演算処
理装置２（以下、ＣＰＵと記す）が、駆動部３を制御す
るように構成されている。
このメモリ１は、不揮発性で読み出し専用のメモリに、
予め装置作動用プログラムが固定記憶されたものが従来
から用いられている。
予め装置作動用プログラムが固定記憶されたものが従来
から用いられている。
しかしながら、この種のメモリは、装置から取りはずさ
れても記憶内容が保持されているため、記憶内容を容易
に知られる危険がある。装置作動用プログラムが漏洩す
ると、その装置の製造販売等に携っている者に重大な損
害を与える可能性がある。
れても記憶内容が保持されているため、記憶内容を容易
に知られる危険がある。装置作動用プログラムが漏洩す
ると、その装置の製造販売等に携っている者に重大な損
害を与える可能性がある。
即ち、メモリ１に記憶されている装置作動用プログラム
がコピーされて、全く同等の装置が製造販売されたり、
装置作動プログラムが悪用されて、装置の不正利用が行
なわれている可能性がある。
がコピーされて、全く同等の装置が製造販売されたり、
装置作動プログラムが悪用されて、装置の不正利用が行
なわれている可能性がある。
このため、従来では、メモリ１やＣＰＵ２を樹脂４で覆
って、外部からＣＰＵ２やメモリ１の名称や端子等が見
えないようにして、メモリ１に記憶された装置作動用プ
ログラムの漏洩を防止している。
って、外部からＣＰＵ２やメモリ１の名称や端子等が見
えないようにして、メモリ１に記憶された装置作動用プ
ログラムの漏洩を防止している。
しかしながら、上記のように、樹脂４でメモリ１が覆わ
れていると、装置作動用プログラムを変更することがで
きず、ＣＰＵ２をも含めた制御部を全て交換しなければ
ならないため、非常に不経済であった。
れていると、装置作動用プログラムを変更することがで
きず、ＣＰＵ２をも含めた制御部を全て交換しなければ
ならないため、非常に不経済であった。
このため、第５図に示すように、メモリ１をコネクタ５
（あるいはソケット）を介してＣＰＵ２と接続して、メ
モリ１の交換を可能にしたものがあるが、これでは、メ
モリ１の装置作動用プログラムが容易に読み出されてし
まうことになる。
（あるいはソケット）を介してＣＰＵ２と接続して、メ
モリ１の交換を可能にしたものがあるが、これでは、メ
モリ１の装置作動用プログラムが容易に読み出されてし
まうことになる。
また、この場合でも、交換された古いメモリ１が無駄に
なり、装置作動用プログラムの交換を要する装置が多数
あると、多数の交換用メモリを携帯してメモリの交換作
業を行なわなければならず、煩雑で作業効率が低下する
という問題があった。
なり、装置作動用プログラムの交換を要する装置が多数
あると、多数の交換用メモリを携帯してメモリの交換作
業を行なわなければならず、煩雑で作業効率が低下する
という問題があった。
これを解決するために、例えば、特開昭６１−２５３５
３９号に示されているミサイルの誘導装置のように、外
部装置から入力されるプログラムデータを読み書き可能
なメモリ（ＲＡＭ）に格納して、このメモリに記憶され
たプログラムデータに基づいて装置の制御を行なうよう
に構成することも考えられる。
３９号に示されているミサイルの誘導装置のように、外
部装置から入力されるプログラムデータを読み書き可能
なメモリ（ＲＡＭ）に格納して、このメモリに記憶され
たプログラムデータに基づいて装置の制御を行なうよう
に構成することも考えられる。
この技術によれば、外部から入力したプログラムで機器
の制御を変更することができるので、プログラムの変更
時にメモリの交換が不要となり、変更作業が楽になる
が、逆に、外部からの不正なプログラムの変更によっ
て、機器が不正利用される危険性が非常に高くなってし
まう。
の制御を変更することができるので、プログラムの変更
時にメモリの交換が不要となり、変更作業が楽になる
が、逆に、外部からの不正なプログラムの変更によっ
て、機器が不正利用される危険性が非常に高くなってし
まう。
また、データの保持のためにに常時電源の供給が必要な
読み書き可能なメモリの場合、電源の異常な変化等で保
持データが変化してしまうことがあり、この変化によっ
て機器自身も異常な動作状態になってしまうこともあ
る。
読み書き可能なメモリの場合、電源の異常な変化等で保
持データが変化してしまうことがあり、この変化によっ
て機器自身も異常な動作状態になってしまうこともあ
る。
＜本発明の目的＞ 本発明は、上記の問題点を解決するためになされたもの
で、装置作動用プログラムの内容が外部から容易に知ら
れたり、不正に変更されたりする危険が極めて少なく、
しかも、正規なプログラムの変更が容易に且つ安価に行
なえるとともに、記憶されているプログラムの変化にと
もなう機器の異常な動作も防止できるようにした電子機
器を提供することを目的としている。
で、装置作動用プログラムの内容が外部から容易に知ら
れたり、不正に変更されたりする危険が極めて少なく、
しかも、正規なプログラムの変更が容易に且つ安価に行
なえるとともに、記憶されているプログラムの変化にと
もなう機器の異常な動作も防止できるようにした電子機
器を提供することを目的としている。
＜本発明の一実施例＞ 以下、図面に基づいて、本発明の一実施例を説明する。
第１図は、本発明を適用した電子機器とプログラム送信
装置の一例を示すプログラム図である。
装置の一例を示すプログラム図である。
図において、２１は電子機器を示し、２２は電子機器２
１の駆動部、２３は駆動部２２を制御する制御部であ
る。
１の駆動部、２３は駆動部２２を制御する制御部であ
る。
２４は、この電子機器２１を制御するための装置作動用
プログラムを記憶するために、充分なアドレス空間をも
つＲＡＭであり、２５は、この電子機器２１の外部から
入力されるプログラムデータをＲＡＭ２４の所定アドレ
スに順次記憶させるための受信用プログラムが予め記憶
された第１のＲＯＭである。
プログラムを記憶するために、充分なアドレス空間をも
つＲＡＭであり、２５は、この電子機器２１の外部から
入力されるプログラムデータをＲＡＭ２４の所定アドレ
スに順次記憶させるための受信用プログラムが予め記憶
された第１のＲＯＭである。
なお、ＲＡＭ２４は、電子機器２１の電源がＯＦＦして
も、その記憶内容を保持するために電池（図示せず）に
よってバックアップされている。
も、その記憶内容を保持するために電池（図示せず）に
よってバックアップされている。
２６は、入力されるプログラムデータを、第１のＲＯＭ
２５に記憶された受信用プログラムに従って、順次ＲＡ
Ｍ２４の所定アドレスに記憶させ、ＲＡＭ２４に記憶さ
れたプログラムデータからなる装置作動用プログラムに
従って、駆動部２２の制御を行なう第１のＣＰＵであ
る。
２５に記憶された受信用プログラムに従って、順次ＲＡ
Ｍ２４の所定アドレスに記憶させ、ＲＡＭ２４に記憶さ
れたプログラムデータからなる装置作動用プログラムに
従って、駆動部２２の制御を行なう第１のＣＰＵであ
る。
２７は、電子機器２１の外部からのプログラムデータを
受信するためのデータ受入れ部であり、電子機器２１の
外部から接続可能な受信コネクタ２８と、受信コネクタ
２８から直列に入力される外部からのプログラムデータ
を、第１のＣＰＵ２６に対応するビット数の並列のプロ
グラムデータに変換するシフトレジスタ等からなるシリ
アル・パラレル変換器２９とから構成されている。
受信するためのデータ受入れ部であり、電子機器２１の
外部から接続可能な受信コネクタ２８と、受信コネクタ
２８から直列に入力される外部からのプログラムデータ
を、第１のＣＰＵ２６に対応するビット数の並列のプロ
グラムデータに変換するシフトレジスタ等からなるシリ
アル・パラレル変換器２９とから構成されている。
なお、この制御部２３は、受信コネクタ２８を除いて、
樹脂によって覆われており、外部からの各回路の識別及
び電気接触が不可能な状態になっていので、不正な目的
からこの樹脂を取除こうとする強引な力で電源ライン等
が切断されると、ＲＡＭ２４の記憶内容が揮発されるこ
とになる。
樹脂によって覆われており、外部からの各回路の識別及
び電気接触が不可能な状態になっていので、不正な目的
からこの樹脂を取除こうとする強引な力で電源ライン等
が切断されると、ＲＡＭ２４の記憶内容が揮発されるこ
とになる。
一方、３１は、電子機器２１側に装置作動用プログラム
を送信するためのプログラム送信装置であり、３２は、
電子機器２１側に記憶させるための装置作動用プログラ
ムが所定のアドレス空間に記憶され、この装置作動用プ
ログラムのプログラムデータを電子機器２１側へ順次出
力するための送信用プログラムが初期アドレスから記憶
された第２のＲＯＭである。
を送信するためのプログラム送信装置であり、３２は、
電子機器２１側に記憶させるための装置作動用プログラ
ムが所定のアドレス空間に記憶され、この装置作動用プ
ログラムのプログラムデータを電子機器２１側へ順次出
力するための送信用プログラムが初期アドレスから記憶
された第２のＲＯＭである。
なお、この装置作動用プログラムは、この全てのプログ
ラムデータを２進加算した結果が“０”になるように予
め構成されている。
ラムデータを２進加算した結果が“０”になるように予
め構成されている。
３３は、第２のＲＯＭ３２に記憶された送信用プログラ
ムに従って、装置作動用プログラムのプログラムデータ
を、順次並列出力する２のＣＰＵであり、３４は、第２
のＣＰＵ３３から並列出力されるプログラムデータを直
列なプログラムデータに変換して、電子機器２１側に送
出するためのデータ送出部である。
ムに従って、装置作動用プログラムのプログラムデータ
を、順次並列出力する２のＣＰＵであり、３４は、第２
のＣＰＵ３３から並列出力されるプログラムデータを直
列なプログラムデータに変換して、電子機器２１側に送
出するためのデータ送出部である。
データ送出部３４は、第２のＣＰＵ３３から出力される
並列なプログラムデータを直列列なプログラムデータに
変換するシフトレジスタ等からなるパラレル・シリアル
変換器３５と、パラレル・シリアル変換器３５からの直
列なプログラムデータを電子機器２１のデータ受入れ部
２７に送出するために、データ受入れ部２７の受信コネ
クタ２８に接続可能に形成された送信コネクタ３６によ
って構成されている。
並列なプログラムデータを直列列なプログラムデータに
変換するシフトレジスタ等からなるパラレル・シリアル
変換器３５と、パラレル・シリアル変換器３５からの直
列なプログラムデータを電子機器２１のデータ受入れ部
２７に送出するために、データ受入れ部２７の受信コネ
クタ２８に接続可能に形成された送信コネクタ３６によ
って構成されている。
なお、この送信コネクタ３６及び受信コネクタ２８に
は、プログラム送信装置１からプログラムデータを送信
するための直列回線Ｓの他に、直回線Ｓから入力される
プログラムデータの全てが、電子機器２１側のＲＡＭ２
４に記憶されたことをプログラム送信装置３１側に知ら
せるために、電子機器１１側からプログラ送信装置３１
側へストア終了信号Ｅを送出するための制御回線Ｃと、
プログラム送信装置３１の電源を電子機器２１側から供
給するための電源回線Ｂとが設けられている。
は、プログラム送信装置１からプログラムデータを送信
するための直列回線Ｓの他に、直回線Ｓから入力される
プログラムデータの全てが、電子機器２１側のＲＡＭ２
４に記憶されたことをプログラム送信装置３１側に知ら
せるために、電子機器１１側からプログラ送信装置３１
側へストア終了信号Ｅを送出するための制御回線Ｃと、
プログラム送信装置３１の電源を電子機器２１側から供
給するための電源回線Ｂとが設けられている。
また、プログラム送信装置３１には、表示器３７が設け
られており、表示器３７は、装置作動用プログラムが電
子機器２１側へ送信されている間は“送信中”を示す表
示を、装置作動用プログラムの送信が終了した時は“送
信終了”を示す表示を、また、電子機器２１側におい
て、プログラム送信機器３１からのプログラムデータが
確実に記憶された時は、ストア終了を示す“ストア終
了”の表示を、あるいは、プログラムデータの記憶が確
実に行なわれなかった時は、アラーム表示を第１のＣＰ
Ｕ３３から表示信号に従って、表示する。
られており、表示器３７は、装置作動用プログラムが電
子機器２１側へ送信されている間は“送信中”を示す表
示を、装置作動用プログラムの送信が終了した時は“送
信終了”を示す表示を、また、電子機器２１側におい
て、プログラム送信機器３１からのプログラムデータが
確実に記憶された時は、ストア終了を示す“ストア終
了”の表示を、あるいは、プログラムデータの記憶が確
実に行なわれなかった時は、アラーム表示を第１のＣＰ
Ｕ３３から表示信号に従って、表示する。
次に、プログラム送信装置３１のプログラム送信の処理
手順と、電子機器２１のプログラム受信の処理手順とを
２図及び第３図のフローチャートに従って説明する。
手順と、電子機器２１のプログラム受信の処理手順とを
２図及び第３図のフローチャートに従って説明する。
第２図は、プログラム送信機器３１の送信用プログラム
の制御手順を示すフローチャートであり、先づ、プログ
ラム送信装置３１の送信コネクタ３６を電子機器２１側
の受信コネクタ２８に接続すると、電子機器２１側から
プログラム送信装置３１に電源回線Ｂを介して、電源が
供給される（ａ）。
の制御手順を示すフローチャートであり、先づ、プログ
ラム送信装置３１の送信コネクタ３６を電子機器２１側
の受信コネクタ２８に接続すると、電子機器２１側から
プログラム送信装置３１に電源回線Ｂを介して、電源が
供給される（ａ）。
電源が供給されたプログラム送信装置３１の第２のＣＰ
Ｕ３３は、第２のＲＯＭ３２の送信用プログラムを実行
するために初期設定される（ｂ）。
Ｕ３３は、第２のＲＯＭ３２の送信用プログラムを実行
するために初期設定される（ｂ）。
次に、第２のＣＰＵ３３から送信用プログラムに従っ
て、スタートコードがデータ送出部３４及び直列回線Ｓ
を介して、電子機器２１側に送出される（ｃ）。
て、スタートコードがデータ送出部３４及び直列回線Ｓ
を介して、電子機器２１側に送出される（ｃ）。
次に、第２のＲＯＭ３２の装置作動用プログラムの最終
アドレス値Ｌが読み出されて、電子機器２１側に送出さ
れ（ｄ）、装置作動用プログラムの初期アドレス値がＡ
に代入される（ｅ）。
アドレス値Ｌが読み出されて、電子機器２１側に送出さ
れ（ｄ）、装置作動用プログラムの初期アドレス値がＡ
に代入される（ｅ）。
次に、“プログラム送出中”を示す表示が表示器３７に
表示され（ｆ）、アドレス値Ａの装置作動用プログラム
のプログラムデータが、データ送出部３４及び直列回線
Ｓを介して、電子機器２１側に送出される（ｇ）。
表示され（ｆ）、アドレス値Ａの装置作動用プログラム
のプログラムデータが、データ送出部３４及び直列回線
Ｓを介して、電子機器２１側に送出される（ｇ）。
アドレス値Ａは、装置作動用プログラムの最終アドレス
値Ｌと比較され（ｈ）、このアドレス値Ａと最終アドレ
ス値Ｌが等しくなるまでアドレス値Ａを１ずつ増加させ
て（ｉ）、装置作動用プログラムが、アドレス順にプロ
グラムデータとして順次送出される。
値Ｌと比較され（ｈ）、このアドレス値Ａと最終アドレ
ス値Ｌが等しくなるまでアドレス値Ａを１ずつ増加させ
て（ｉ）、装置作動用プログラムが、アドレス順にプロ
グラムデータとして順次送出される。
なお、この装置作動用プログラムのアドレス値Ａが最終
アドレス値Ｌと等しくなると（即ち、装置作動用プログ
ラムの全てのプログラムデータが電子機器１１側に送出
されると）、装置作動用プログラムの送信終了を示す表
示器３７に表示され（ｊ）、所定時間Ｔにセットされた
タイマーがスタートする（ｋ）。
アドレス値Ｌと等しくなると（即ち、装置作動用プログ
ラムの全てのプログラムデータが電子機器１１側に送出
されると）、装置作動用プログラムの送信終了を示す表
示器３７に表示され（ｊ）、所定時間Ｔにセットされた
タイマーがスタートする（ｋ）。
この所定時間Ｔ内に、電子機器１１側からストア終了信
号Ｅが制御回線Ｃを介して入力されると（ｌ）、“スト
ア終了”を示す表示が表示器３７に表示され（ｍ）、プ
ログラム送信動作が終了する。
号Ｅが制御回線Ｃを介して入力されると（ｌ）、“スト
ア終了”を示す表示が表示器３７に表示され（ｍ）、プ
ログラム送信動作が終了する。
また、電子機器２１側からストア終了信号Ｅが入力され
ないで、所定時間Ｔが経過すると（ｎ）、電子機器２１
側において、装置作動用プログラムが確実に記憶されな
かめたことを示すアラーム表示が表示器３７に表示され
る（ｏ）。
ないで、所定時間Ｔが経過すると（ｎ）、電子機器２１
側において、装置作動用プログラムが確実に記憶されな
かめたことを示すアラーム表示が表示器３７に表示され
る（ｏ）。
次に、電子機器２１側の制御部２３の第１のＲＯＭ２５
に記憶された受信用プログラムの制御手段を第３図にし
たがって説明する。
に記憶された受信用プログラムの制御手段を第３図にし
たがって説明する。
先づ、電子機器２１に電源が供給されると、第１のＣＰ
Ｕ２６は、第１のＲＯＭ２５に記憶された受信用プログ
ラムを実行するために初期設定される（ａ′）。
Ｕ２６は、第１のＲＯＭ２５に記憶された受信用プログ
ラムを実行するために初期設定される（ａ′）。
受信用プログラムが実行されると、所定時間Ｔ′にセッ
トされたタイマーがスタートする（ｂ′）。
トされたタイマーがスタートする（ｂ′）。
この所定時間Ｔ′内に、プログラム送信装置３１のデー
タ送出部３４の送信コネクタ３６と、電子機器２１側の
受信コネクタ２８が接続されて、プログラム送信装置３
１からのスタートコードが入力されると（ｃ′）、続い
て入力される装置作動用プログラムの最終アドレス値Ｌ
を受信して、このアドレス値Ｌを、ＲＡＭ２４の装置作
動用プログラムが記憶されていない所定のアドレスに一
時記憶させる（ｄ′）。
タ送出部３４の送信コネクタ３６と、電子機器２１側の
受信コネクタ２８が接続されて、プログラム送信装置３
１からのスタートコードが入力されると（ｃ′）、続い
て入力される装置作動用プログラムの最終アドレス値Ｌ
を受信して、このアドレス値Ｌを、ＲＡＭ２４の装置作
動用プログラムが記憶されていない所定のアドレスに一
時記憶させる（ｄ′）。
次に、ＲＡＭ２４の新たに記憶すべき装置作動用プログ
ラムの初期アドレス値がＤに代入され（ｅ′）、プログ
ラム送信装置３１から初めに送られてくるプログラムデ
ータを、Ｄのアドレスに記憶させる（ｆ′）。
ラムの初期アドレス値がＤに代入され（ｅ′）、プログ
ラム送信装置３１から初めに送られてくるプログラムデ
ータを、Ｄのアドレスに記憶させる（ｆ′）。
以下、プログラム送信装置３１からのプログラムデータ
を受けるごとに、アドレス値Ｄに１ずつ加算し
（ｈ′）、アドレス値Ｄが最終アドレス値Ｌに等しくな
るまで（ｇ′）、プログラムデータを所定のアドレスに
順次記憶させる。
を受けるごとに、アドレス値Ｄに１ずつ加算し
（ｈ′）、アドレス値Ｄが最終アドレス値Ｌに等しくな
るまで（ｇ′）、プログラムデータを所定のアドレスに
順次記憶させる。
このようにして、プログラム送信装置３１からのプログ
ラムデータの全てが、新たな装置作動用プログラムとし
てＲＡＭ２４の所定アドレス空間に記憶されると、ＲＡ
Ｍ２４の所定アドレス（装置作動用プログラムの記憶さ
れていないアドレス）に書き込み終了コードが記憶され
る（ｉ′）。
ラムデータの全てが、新たな装置作動用プログラムとし
てＲＡＭ２４の所定アドレス空間に記憶されると、ＲＡ
Ｍ２４の所定アドレス（装置作動用プログラムの記憶さ
れていないアドレス）に書き込み終了コードが記憶され
る（ｉ′）。
次に、ＲＡＭ２４に記憶されたプログラムのチェックの
ために、ＲＡＭ２４の所定アドレス空間に記憶された全
てのプログラムデータが２進加算され（ｋ′）、その加
算結果が“０”であると（ｌ′）、ＲＡＭ２４の所定ア
ドレスに書込み終了コードが正しく記憶されているかが
判定される（ｍ′）。
ために、ＲＡＭ２４の所定アドレス空間に記憶された全
てのプログラムデータが２進加算され（ｋ′）、その加
算結果が“０”であると（ｌ′）、ＲＡＭ２４の所定ア
ドレスに書込み終了コードが正しく記憶されているかが
判定される（ｍ′）。
書込み終了コードが正しく記憶されていると、電子機器
２１からストア終了信号Ｅが制御回路Ｃを介してプログ
ラム送信装置３１へ送出される（ｎ′）。
２１からストア終了信号Ｅが制御回路Ｃを介してプログ
ラム送信装置３１へ送出される（ｎ′）。
ストア終了信号Ｅを送出した後、第１のＲＯＭ２５に記
憶されている受信用プログラムは、ＲＡＭ２４に新たに
記憶された装置作動用プログラムの初期アドレスにジャ
ンプして（ｑ′）、ＲＡＭ２４に記憶された新たな装置
作動用プログラムに従って、駆動部２２の動作が制御さ
れる（ｐ′）。
憶されている受信用プログラムは、ＲＡＭ２４に新たに
記憶された装置作動用プログラムの初期アドレスにジャ
ンプして（ｑ′）、ＲＡＭ２４に記憶された新たな装置
作動用プログラムに従って、駆動部２２の動作が制御さ
れる（ｐ′）。
なお、タイマがスタート（ｂ′）して、所定時間Ｔ′内
にプログラム送信装置３１からのスタートコードを受信
できない場合（ｊ′）には、ＲＡＭ２４に以前から記憶
されている装置作動用プログラムが前記同様にチェック
され（ｌ′、ｍ′）、以前に記憶されていた装置作動用
プログラムに従って、電子機器２１の駆動部２２が駆動
制御される（ｏ′、ｐ′）。
にプログラム送信装置３１からのスタートコードを受信
できない場合（ｊ′）には、ＲＡＭ２４に以前から記憶
されている装置作動用プログラムが前記同様にチェック
され（ｌ′、ｍ′）、以前に記憶されていた装置作動用
プログラムに従って、電子機器２１の駆動部２２が駆動
制御される（ｏ′、ｐ′）。
また、ＲＡＭ２４に記憶されている装置作動用プログラ
ムの全てのプログラムデータの２進加算値が“０”でな
い場合、またはＲＡＭ２４の所定アドレスに書込み終了
コードが記憶されていない場合は、電子機器２１の制御
動作が停止される（ｑ′）ため、再度、装置作動用プロ
グラムをプログラム送信装置３１から入力させるか、電
子機器２１の制御部のチェックを行なう必要がある。
ムの全てのプログラムデータの２進加算値が“０”でな
い場合、またはＲＡＭ２４の所定アドレスに書込み終了
コードが記憶されていない場合は、電子機器２１の制御
動作が停止される（ｑ′）ため、再度、装置作動用プロ
グラムをプログラム送信装置３１から入力させるか、電
子機器２１の制御部のチェックを行なう必要がある。
以上のようにして、新たな装置作動用プログラムがプロ
グラム送信装置３１から電子機器２１のＲＡＭ２４に記
憶され、電子機器２１側からのストア終了信号Ｅがプロ
グラム送信装置３１で確認された後、このプログラム送
信装置３１のデータ送出部３４の送信コネクタ３６と電
子機器２１の受信コネクタ２８との接続を解除して、装
置作動用プログラムの変更作業が終了する。
グラム送信装置３１から電子機器２１のＲＡＭ２４に記
憶され、電子機器２１側からのストア終了信号Ｅがプロ
グラム送信装置３１で確認された後、このプログラム送
信装置３１のデータ送出部３４の送信コネクタ３６と電
子機器２１の受信コネクタ２８との接続を解除して、装
置作動用プログラムの変更作業が終了する。
この実施例では、電子機器２１側の電源投入時に、プロ
グラム送信装置３１から新たな装置作動用プログラムを
送信して、電子機器２１の装置作動用のプログラムを変
更するようにしていたが、電子機器２１の作動中（第３
（ｐ′））、プログラム送信装置３１からのスタートコ
ードを受けた時は、第２のＣＰＵ２６に割り込み制御を
して、第４図のフローチャートの（ｐ′）から（ｄ′）
にジャンプさせて、装置作動用プログラムを変更するこ
とも可能である。
グラム送信装置３１から新たな装置作動用プログラムを
送信して、電子機器２１の装置作動用のプログラムを変
更するようにしていたが、電子機器２１の作動中（第３
（ｐ′））、プログラム送信装置３１からのスタートコ
ードを受けた時は、第２のＣＰＵ２６に割り込み制御を
して、第４図のフローチャートの（ｐ′）から（ｄ′）
にジャンプさせて、装置作動用プログラムを変更するこ
とも可能である。
＜本発明の他の実施例＞ なお、上記実施例では、データ送出部３４にパラレル・
シリアル変換器３５を設け、直列なプログラムデータを
送信し、電子機器２１側のシリアル・パラレル変換器２
９において、並列なプログラムデータに変換していた
が、これらの変換器１８、３５の代りに並列バッファ等
を用いて、プログラムデータを並列データのまま送受信
するようにしてもよい。
シリアル変換器３５を設け、直列なプログラムデータを
送信し、電子機器２１側のシリアル・パラレル変換器２
９において、並列なプログラムデータに変換していた
が、これらの変換器１８、３５の代りに並列バッファ等
を用いて、プログラムデータを並列データのまま送受信
するようにしてもよい。
＜本発明の効果＞ 以上説明したように、本発明の電子機器は、少なくとも
ＲＡＭ、ＲＯＭ及びＣＰＵを一体化させて制御部とする
ように樹脂からなる密封手段によって密封されており、
この制御部がタイマ手段、スタートコード判定手段、デ
ータ格納手段、プログラムチェック手段、プログラム実
行手段および制御禁止手段を備えていので、ＲＡＭに装
置作動用プログラムを格納した後にあっては、ＣＰＵは
電源投入動作によって自動的に格納された装置作動用プ
ログラムに基づいて駆動部を制御し、樹脂で密封された
制御部以外には、プログラムデータを出力しないので、
電子機器動作中に装置作動用プログラムの内容を知られ
る恐れがなく、それでいながら、装置作動用プログラム
の内容を変更しようというときには、コネクタを介して
専用のプログラム送信部から新たな装置作動用プログラ
ムのプログラムデータを送信することによって容易にプ
ログラムを変更できるという利点がある。
ＲＡＭ、ＲＯＭ及びＣＰＵを一体化させて制御部とする
ように樹脂からなる密封手段によって密封されており、
この制御部がタイマ手段、スタートコード判定手段、デ
ータ格納手段、プログラムチェック手段、プログラム実
行手段および制御禁止手段を備えていので、ＲＡＭに装
置作動用プログラムを格納した後にあっては、ＣＰＵは
電源投入動作によって自動的に格納された装置作動用プ
ログラムに基づいて駆動部を制御し、樹脂で密封された
制御部以外には、プログラムデータを出力しないので、
電子機器動作中に装置作動用プログラムの内容を知られ
る恐れがなく、それでいながら、装置作動用プログラム
の内容を変更しようというときには、コネクタを介して
専用のプログラム送信部から新たな装置作動用プログラ
ムのプログラムデータを送信することによって容易にプ
ログラムを変更できるという利点がある。
また、不正を目的として偽のプログラムデータを外部か
らコネクタを介して入力するなどして、装置作動用プロ
グラムを書換えようとしたり、プログラム自身の内容を
知ろうとしても、タイマ手段の所定時間、スタートコー
ドおよびプログラムチェック手段のチェック項目それぞ
れの内容とそれらの組合せを知らなければ、所定時間以
内にＲＡＭにアクセスすることは不可能であり、これら
の手段が充分に鍵の役目をなし、機密保持の上で極めて
高い信頼性を有している。
らコネクタを介して入力するなどして、装置作動用プロ
グラムを書換えようとしたり、プログラム自身の内容を
知ろうとしても、タイマ手段の所定時間、スタートコー
ドおよびプログラムチェック手段のチェック項目それぞ
れの内容とそれらの組合せを知らなければ、所定時間以
内にＲＡＭにアクセスすることは不可能であり、これら
の手段が充分に鍵の役目をなし、機密保持の上で極めて
高い信頼性を有している。
また、ＲＡＭへの電源供給が切断されるような無理な力
で、制御部を密封している樹脂等を取除こうとした場
合、その者が気付かないちに、ＲＡＭに記憶されている
装置作動用プログラムが揮発してしまい、装置作動用プ
ログラムの内容が知られる恐れはない。
で、制御部を密封している樹脂等を取除こうとした場
合、その者が気付かないちに、ＲＡＭに記憶されている
装置作動用プログラムが揮発してしまい、装置作動用プ
ログラムの内容が知られる恐れはない。
また、たとえ樹脂が旨く取除かれて、正規のＲＡＭの代
りに、不正正なプログラムが記録されたメモリが取付け
られたり、あるいは、電源の異常等によってＲＡＭに記
憶されているプログラムが変化してしまったような場合
でも、本発明の電子機器では電源が供給される都度、タ
イマ手段およびプログラムチェック手段によってＲＡＭ
に格納された装置作動用プログラムが正常か否かがチェ
ックされた後に、プログラムを実行するようになってい
るので、このような不正なあるいは異常なプログラムに
よる制御は禁止され、機器が異常動作する恐れはまった
くない。
りに、不正正なプログラムが記録されたメモリが取付け
られたり、あるいは、電源の異常等によってＲＡＭに記
憶されているプログラムが変化してしまったような場合
でも、本発明の電子機器では電源が供給される都度、タ
イマ手段およびプログラムチェック手段によってＲＡＭ
に格納された装置作動用プログラムが正常か否かがチェ
ックされた後に、プログラムを実行するようになってい
るので、このような不正なあるいは異常なプログラムに
よる制御は禁止され、機器が異常動作する恐れはまった
くない。
第１図は、本発明の一実施例を示すブロック図、第２図
及び第３図は一実施例の制御部の制御手順を示すフロー
チャートである。第４図及び第５図は従来の電子機器の
構成を示すブロック図である。 ２１……電子機器、２２……駆動部、２３……制御部、
２４……ＲＡＭ、２５……第１のＲＯＭ、２６……第１
のＣＰＵ、２７……データ受入れ部、２８……受信コネ
クタ、２９……シリアル・パラレル変換器、３１……プ
ログラム送信装置、３２……第２のＲＯＭ、３３……第
２のＣＰＵ、３４……データ送出部、３５……パラレル
・シリアル変換器、３６……送信コネクタ。
及び第３図は一実施例の制御部の制御手順を示すフロー
チャートである。第４図及び第５図は従来の電子機器の
構成を示すブロック図である。 ２１……電子機器、２２……駆動部、２３……制御部、
２４……ＲＡＭ、２５……第１のＲＯＭ、２６……第１
のＣＰＵ、２７……データ受入れ部、２８……受信コネ
クタ、２９……シリアル・パラレル変換器、３１……プ
ログラム送信装置、３２……第２のＲＯＭ、３３……第
２のＣＰＵ、３４……データ送出部、３５……パラレル
・シリアル変換器、３６……送信コネクタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥川 守文 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社複合通信研究所内 (72)発明者 川北 達次郎 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社複合通信研究所内 (56)参考文献 特開 昭61−253539（ＪＰ，Ａ)
Claims (1)
- 【請求項１】装置作動用プログラムに基づいて制御され
る駆動部と、前記装置作動用プログラムを格納するため
のＲＡＭと、コネクタを介して入力されるプログラムデ
ータを受信するための受信用プログラムを記憶している
ＲＯＭと、該ＲＯＭに記憶された受信用フログラムに基
づいてプログラムデータを受信し、装置作動用プログラ
ムとして前記ＲＡＭに格納し、かつ、該ＲＡＭに格納さ
れた装置作動用プログラムに基づいて前記駆動部を制御
するためのＣＰＵと、少なくとも前記ＲＡＭ、ＲＯＭ、
及びＣＰＵを一体化させて制御部とするように密封する
樹脂等からなる密封手段とを備えた電子機器であって、 前記制御部が前記受信用プログラムに基づいて、以下の
ａ〜ｆの手段を有するように動作することを特徴とする
電子機器。 ａ．電源供給後所定時間作動するタイマ手段 ｂ．該タイマ手段が作動しているうちに、受信したプロ
グラムデータにプログラム変更用のスタートコードが有
るか否かを判定するスタートコード判定手段 ｃ．該スタートコード判定手段によってスタートコード
が有ると判定された場合、受信したプログラムデータを
前記ＲＡＭの所定アドレス領域に順次記憶させるデータ
格納手段 ｄ．前記タイマ手段の作動完了後、前記ＲＡＭに記憶さ
れているプログラムデータが正常であるか否かを判定す
るプログラムチェック手段 ｅ．該プログラムチェック手段によって正常であると判
定されたとき、前記ＲＡＭに記憶されているプログラム
データを装置作動用プログラムとみなして、該装置作動
用プログラムに基づいて前記駆動部を制御するプログラ
ム実行手段 ｆ．前記プログラムチェック手段によって、前記ＲＡＭ
に記憶されている装置作動用プログラムが正常でないと
判定されたとき、該装置作動用プログラムによる前記駆
動部の制御を禁止する制御禁止手段
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019340A JPH0658627B2 (ja) | 1987-01-28 | 1987-01-28 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019340A JPH0658627B2 (ja) | 1987-01-28 | 1987-01-28 | 電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63186330A JPS63186330A (ja) | 1988-08-01 |
| JPH0658627B2 true JPH0658627B2 (ja) | 1994-08-03 |
Family
ID=11996670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62019340A Expired - Fee Related JPH0658627B2 (ja) | 1987-01-28 | 1987-01-28 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658627B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050223241A1 (en) * | 2002-06-14 | 2005-10-06 | Matsushita Electric Industrial Co. Ltd | Semiconductor intergrated circuit device, data storage verification device, and data storage verification method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4660170A (en) * | 1985-04-29 | 1987-04-21 | General Dynamics, Pomona Division | System for providing reprogramming data to an embedded processor |
-
1987
- 1987-01-28 JP JP62019340A patent/JPH0658627B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63186330A (ja) | 1988-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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