JPH0658664B2 - 分散形共有メモリを持つデータ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、共有メモリを持つマルチコンピユータシステ
ムに係り、特に個々のコンピユータにメモリを分散設置
し、該メモリ同士の同報通信によつて内容一致化を行つ
て成る共有メモリ装置に好適にデータ処理装置に関す
る。

〔従来技術〕

分散形共有メモリの例には、特開昭57-189257号，特開
昭58-35624号がある。前者は、複数のＣＰＵを設け、各
ＣＰＵ対応に固有の共有メモリを接続せしめた計算機シ
ステムである。後者は双方向データバス上での転送回路
故障診断についての記載がある。

〔発明が解決しようとする問題点〕

各々の情報処理装置（以下ＣＰＵと記す。）に個有のメ
モリを持ち、そのメモリへの書き込み時に同報転送を行
うことによつて各々のメモリの内容を一致化させ、個々
のメモリに共有メモリの機能を持たせた分散形共有メモ
リシステムに於ては、メモリの内容の一致度がシステム
全体の信頼性に大きな影響を与える。すなわち、例えば
３台のＣＰＵが各々共有メモリを持つたシステムを考え
た場合、任意の１台のデータ受信回路もしくは送信回路
が故障していた場合、その共有メモリの内容は他の共有
メモリの内容と一致せず、この状態でシステムを運転し
た場合、当該ＣＰＵのみマルチシステムに於ける共有デ
ータの授受が行えない為、非常に危険な状態となる。従
つて上記した様な不具合を解決する為には、即座に障害
部位を検出すると共に、当該ＣＰＵに異常を伝える事が
不可欠である。

前記した特開昭57-189257号ではデータ転送時の障害に
関する配慮は行われていない。また、特開昭58-35624号
では、双方向データバス上での転送回路故障診断につい
て述べられているが、本例によれば自己診断のためにデ
ータ受信装置をアドレス付けによつて選択しているた
め、本発明で対象とする１台から複数台の装置へ同報転
送する様なシステムでは転送効率が低下してしまうとい
い問題があつた。

本発明の目的は、上記従来技術の問題点を解決し、マル
チコンピユータシステムに適用するに好適な分散形共有
メモリを有するデータ処理装置を提供するにある。

〔問題点を解決するための手段〕

本発明は、装置（計算機、以下同じ）間の同報通信時の
転送データを各装置が同時にチエツクし、自己のチエツ
ク結果と自己以外の装置のチエツク結果とを照合し、自
己の正当性を合理的に判断する手段を共有メモリ内に設
けた。

〔作用〕

装置を接続するバス上に、各々の装置が受信データをチ
エツクした結果を出力する信号線を各装置個別に用意
し、各装置は他装置の出力した上記チエツク結果を取り
込み、自己の判定結果が正しくかつ他装置の少なくとも
１台が正しいと判定している場合のみ他装置からのデー
タを受け入れ、それ以外はエラーと判定するようにし、
かつ、データ出力元は自己を含む少なくとも１台のメモ
リ装置のチエツク結果が誤である場合、所定の回数のリ
トライを行うようにする。これにより、リトライを行つ
た後も前記判定結果がエラーである場合は以下の様に故
障箇所を判定できる。

即ち自己を含み複数装置がエラーと判定している場合は
データ出力装置の出力回路故障、唯一の装置がエラーと
判定している場合その装置の受信回路が故障である。

以上の判定法によれば、故障箇所が一か所である場合、
合理的にその部位をその装置自身が検出できる。

〔実施例〕

第２図に本発明の実施例であるシステムの全体構成を示
す。

各々ＣＰＵ１−ａ〜１−ｃは、共有メモリ（ＧＭ）２−
ａ〜２−ｃを持ち、更に共有メモリ同士はバス３によつ
て接続されている。更に、ＣＰＵ１−ａ〜１−ｃはバス
６０−ａ〜６０−ｃを介してプライベートメモリ５０−
ａ〜５０−ｃと接続する。プライベートメモリ（ＰＭ）
には一台のＣＰＵ個別のプログラム及びデータを格納
し、ＧＭには複数のＣＰＵに共通なデータを格納する。
設備の動作に併せＰＭとＧＭからデータをＣＰＵに取込
み、データの加工を行い、自己ＣＰＵ個のデータはＰＭ
に書込み、次に他ＣＰＵへも渡したい共通のデータはＧ
Ｍに書込む。

今、例えばＣＰＵ１−ａが共有メモリ２−ａに対してデ
ータを書き込んだとすると、共有メモリ２−ａのコピー
機能によつてバス３を介して他の共有メモリ２−ｂ及び
２−ｃ内の同一アドレスに同一のデータが書き込まれ
る。よつて、ＣＰＵ１−ａ〜１−ｃは自分に接続された
共有メモリのみをアクセスするだけで、他ＣＰＵとデー
タを共有することができる。

さて、第１図は一実施例である共有メモリ２（２−ａ〜
２−ｃは全て同じハードウエアであるので以下共通に共
有メモリ２とする。）の内部を表わした図である。

以下、第２図により、共有メモリ２の動作を説明する。

ＣＰＵ１からのデータ読み出しは次の様に行なわれる。
すなわち、アドレス信号４にメモリアドレスが出され、
読出しを行うＲＥＡＤ信号８が出力される。アドレスは
ゲート１１を通り、セレクタ２１によりセレクトされメ
モリ２３のアドレスを指定する。ＲＥＡＤ信号８はゲー
ト１６を通り選択回路２４へ入力される。選択回路２４
は３つの入力信号１６−１，１７−１，２７−１のうち
唯一の信号を選んでその応答を返すと共に、メモリの読
み書きを行う回路であり、入力信号１６−１を選んだ時
はメモリの読み出し信号２４−２と応答信号２４−２を
出力、入力信号１７−１を選んだ時はメモリの書込み信
号２４−１と応答信号２４−４を出力、入力出力２７−
１を選んだ時はメモリの書込み信号２４−１と応答信号
２４−３を出力する。

この結果、メモリ２３は読み出され、その出力はゲート
１３に入力され、ゲート１３は信号１６−１によつてイ
ネーブル状態のため、そのデータはバス５に出力されＣ
ＰＵへ届く。ＣＰＵはゲート１４を介して与えられた応
答信号６によつてデータの読み出しが完了した事を知
り、ＲＥＡＤ信号８を止める。尚、説明が前後するが、
セレクタ２１と２２は、信号２７−１が選ばれている間
だけ信号２４−ｂによりＢ側入力を選ぶようになつてお
り、従つてＣＰＵからのアクセス時（信号１６−１また
は信号１７−１が選ばれている時）はＡ側入力を選ぶ。

次にＣＰＵからのデータ書込みは以下の様に行なわれ
る。アドレス信号４，データ信号５、及び書き込みを行
うＷＲＩＴＥ信号９がＣＰＵ１から出力される。アドレ
ス及びデータは及びゲート１１，１２を通り、セレクタ
２１，２２によつて選ばれ、各々メモリ２３のアドレス
及び入力データとなる。ＷＲＩＴＥ信号９はゲート１７
を通り選択回路２４に選ばれた結果信号２４−１がメモ
リ２３の書込みを行い、応答信号２４−４がゲート１５
を介してＣＰＵ１へ出力される。ＣＰＵ１はこれにより
書き込みの終了を知り、ＷＲＩＴＥ信号９を止める。こ
の間に更に次の事が同時に行われる。すなわち、ゲート
１１及び１２を通つたアドレスとデータはストアバツフ
ア１９へ与えられ、更に信号１７−１によつてストアバ
ツフア１９内に格納される。さて、ストアバツフア１９
は、フアーストイン−フアーストアウトのメモリであ
り、自己内部にデータが貯えられている時、信号１９−
３を出力し、信号１８−１によりデータが読み出され、
全てなくなると信号１９−３の出力が止まる。バス制御
回路１８は、信号１９−３を受けると、バス３へ占有要
求信号１８−２を出力する。本発明には直接関与しない
ためバス３の占有制御に関する具体的説明は開示しない
が、バス３を占有すると占有信号１８−３をバスへ出力
しつつ、信号１８−１を出力する。信号１８−１はスト
アバツフア１９への読出し信号になると同時にゲート３
１と３２をイネーブル状態とし、ストアバツフアの内容
すなわちメモリのアドレスとそのデータをバス３へ出力
する。更にタイミング回路２０は書き込みタイミングを
発生し、ゲート３３を介してバス３へ書込み信号３３−
１を出力する。この結果、更に共有メモリ２は以下の動
作を行うが、これから説明する動作はバス３に接続され
た共有メモリ２の全てについて同時に行なわれるもので
ある。すなわち、ゲート３１及び３２から出力されたア
ドレスとデータはバス３を介して各々ゲート３４及び３
５で受信され、信号３３−１も同様にゲート３８で共通
に受信されるからである。

さて、ゲート３４及び３５で受信されたアドレス及びデ
ータは、ゲート３８の出力信号により各各レジスタ２
５，２６へセツトされ、かつゲート３８の出力信号はフ
リツプフロツプ２７（以下、ＦＦ２７と略記）をセツト
する。この結果、信号２７−１が出力され選択回路２４
へ与えられると共にゲート３９を介してバス３へビジー
信号３９−１を出力する。選択回路２４が信号２７−１
を選ぶと、信号２４−６によりセレクタ２１及び２２の
Ｂ入力を選ぶと共に書込信号２４−１を出力し、更に応
答信号２４−３を出力するので、バス３上のアドレス，
データによりメモリ２３への書込みが行われ、更にＦＦ
２７がリセツトされビジー信号３９−１が止まる。

さて、今まで説明を省いてきたが、実施例に於いてはデ
ータに関してデータ線５，メモリ２３，ストアバツフア
１９，バス３上に全てパリテイビツトを有している。そ
して、レジスタ２６は、バス３から受信したデータのパ
リテイチエツクを行い、エラーである場合エラー信号を
出力し、その結果ゲート３６，３７がバス上の個別線へ
エラー信号と正常信号のいずれかを出力する。次に、再
びデータ送信を行つている側の共有メモリの動作に戻
る。前述したビジー信号３９−１及びエラー信号３６−
１〜３は、バス上の誰かが出力していればそれを受信で
きる。尚信号３６−４〜６は信号３６−１〜３のペアを
なす正常信号である。ビジー信号は共有メモリのうち全
てが動作終了した事を検知する為に用い、エラー信号は
誰かがエラーを検出している事を検知する為に用いられ
る。即ちゲート４０の出力が止まつた場合、バス制御回
路１８は１回の転送の終了とみなしてバス占有を解除す
るが、この時信号３６−１〜３６−３のいずれかが有る
場合、判定回路４２から信号４２−１が出力され、リト
ライ信号１８−４を出力し、書込信号の再出力を行う。

以上により、バス３上のどの占有メモリが受信エラーと
なつても、リトライが実行され、全ての共有メモリ内の
データの一致化が保たれる。

さて、第１図で本発明の実施例での特徴点を挙げれば、
バス３から受信したデータのパリテイチエツクの結果、
エラーと正常のどちらも出力していること、上記各々の
信号は、バス３上で個別線になつており、共有メモリ２
は自己を含む全てのエラー、正常信号を受けている事、
更に、上記信号のパターンを照合して、エラーの有無を
判定する判定回路４２が付加されている事である。

そして、上記の個別線に着目してみると、第４図に示す
如く、各々自己の出力した信号が判定回路の固定位置に
入力されるよう接続している。更に判定回路４２へは、
自分が今バスを占有していることを示すバス占有信号１
８−３によつてトリガーされた信号１８−１が与えられ
ており、本信号によつて今自分がバス３へデータを送信
している事を検知できる。そして、判定回路４２は、以
下の判定を行う。

(1)自己が送信者であり、１つでもエラー信号を受けた
場合、リトライを行うために信号４２−１を出力し、バ
ス制御回路１８にリトライをさせる。

(2)自己が送信者であり、最後のリトライを実施した
時、全てのエラー信号を受けた時、自己を故障とみな
し、信号４２−２を出力し、ＣＰＵへ故障を報告する。

(3)自己が送信者か受信者かにかかわらず、自己がチエ
ツクした結果が正常でかつ他者が１台でも正常信号を出
力している時以外は、信号４２−３によりバス３からメ
モリ２３への書き込みを禁止する。

(4)自己が送信者か受信者かにかかわらず、最後にリト
ライした時、自己のチエツク結果のみがエラーである場
合、自己を故障とみなし、信号４２−２を出力する。

以上の判定論理によれば、以下の様な故障を正しく判定
できる。すなわち、第５図に示すケースで、送信側は２
−ａであるとの前提で考えると、 ２−ａの送信回路故障時は下記判定論理(2)で２−ａは
故障となり、２−ｂ，２−ｃは判定論理(3)により書込
みを行わない。

２−ｂの受信回路故障時は、２−ａ，２−ｃは判定論理
(3)により書込みを行い、２−ｂは書込みを行わない。
更に(1)により２−ａがリトライを行うが、最後に判定
論理(4)により２−ｂが自己の故障を検出する。

尚、説明が前後するが、第１図に於て、バス制御回路１
８は、所定のリトライを実施した時、最後のリトライ実
行時ゲート４３を介してバス上に信号４３−１を出力す
ると共に、全ての共有メモリは該信号を受信し、判定回
路４２へ取り込んでいる。

また、判定回路４２の具体的回路は図示していないが、
前記した判定論理は単純なＡＮＤ，ＯＲの組み合せで実
現できる程度のものであり、周知の技術である。

本実施例によれば、故障した共有メモリが自己の故障を
ＣＰＵへ報告できるため、ＣＰＵが誤つて他のメモリと
一致しないデータを使用することを確実に防止できる。

第３図に本発明の第２の実施例を示す。

第３図に於て、第１図の実施例と異る主な点は以下のと
おりである。

(1)受信データの判定結果、エラー信号のみをバスに出
力しており、かつ、自己が送信者である場合はゲート３
６の出力を抑えてバスにエラー信号を出力していないこ
と。

(2)上記エラー信号は、全ての共有メモリ装置について
共通の信号線であること。

一方、同じ番号を付したものは、同じ機能である。尚、
第１図に於ては、故障検出を判定回路４２にて行つてい
たが、第３図の実施例に於てはバス制御回路１８内にて
行つている。

第３図に示した実施例では、自己が送信者になつた時に
のみ自己の故障を検出する方式をとつている。すなわ
ち、自己が送信者なる場合、自己が送信したデータをレ
ジスタ２６で受信し、そのエラー判定結果であるエラー
信号２６−１、バス６上のエラー信号すなわちゲート４
１の出力をバス制御回路１８にて照合する。この照合を
行う際には以下の判定論理をもつて故障診断を行つてい
る。

(1)自己の判定結果及び他メモリの判定結果が伴にエラ
ーである時、自己の送信回路故障とする。

(2)自己の判定結果がエラーで、他メモリの判定結果が
エラーでない時、自己の受信回路故障とする。

上記にて自己の故障を検出した場合、バス制御回路１８
は、エラー信号４２−２を出力してＣＰＵに故障を報告
する。

本実施例によれば、送信者である場合しか自己の故障を
検出できないということになるが、第１図に較べてバス
の信号線が共通化できるため拡張性の面で改良を図るこ
とができる。しかるに共有メモリの任意のエリアを保守
用として確保しておき、各々のＣＰＵがそのエリアへ逐
次書き込みを行うなどの配慮を行うことで事前に故障を
検出できることは云うまでもない。

〔発明の効果〕

本発明によれば、従来技術で考慮されていなかつたメモ
リ間のデータ転送回路の故障検出をデータ転送効率を低
下させることなく行える。

【図面の簡単な説明】

第１図は本発明の一実施例である共有メモリの内部回路
図、第２図は本発明の一実施例であるシステム構成図、
第３図は本発明の第２の実施例である共有メモリの内部
回路図、第４図は第２の実施例における共有メモリ間の
接続図、第５図は第２の実施例の動作説明の為の構成図
である。 ３６……エラー検出信号出力ゲート、３７……正常検出
信号出力ゲート、４２……判定回路（故障及びエラーの
合理性判定回路）。

フロントページの続き (56)参考文献 特開 昭62−57049（ＪＰ，Ａ) 特開 昭62−57048（ＪＰ，Ａ) 特開 昭60−178572（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】共通バスと、該共通バスに並列に接続され
   た複数個の共有メモリと、該各共有メモリに接続された
   複数個のＣＰＵとより成り、対応する共有メモリとＣＰ
   Ｕとは１台の計算機を構成し、任意の一台の計算機から
   他の複数台の計算機に対して上記共通バスを介して互い
   にデータを同報転送する形式の分散形共有メモリを持つ
   データ処理装置において、 各共有メモリは、上記同報転送時に共通バスから受信し
   たデータの正誤を判定する判定手段と、該判定手段の判
   定結果を共通バスに乗せる手段と、自己のエラー判定結
   果と共通バスを介して送られてくる自己以外のエラーの
   判定結果とを照合し、エラー発生の有無及び故障部位の
   検出を行う手段と、を備えてなる分散形共有メモリを持
   つデータ処理装置。