JPS6232517B2 - - Google Patents
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- JPS6232517B2 JPS6232517B2 JP56052949A JP5294981A JPS6232517B2 JP S6232517 B2 JPS6232517 B2 JP S6232517B2 JP 56052949 A JP56052949 A JP 56052949A JP 5294981 A JP5294981 A JP 5294981A JP S6232517 B2 JPS6232517 B2 JP S6232517B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
- Detection And Correction Of Errors (AREA)
Description
本発明は、少なくとも１個の記憶装置と、複数
の処理装置が共通のバスを介して接続され、記憶
装置と処理装置間および各処理装置間で該共通の
バスを介してデータ伝送するデータ伝送装置に関
する。 このようなデータ伝送装置は、一般に、データ
伝送システムと称されている。 また、各処理装置は、計算機であつてもよく、
このようなデータ伝送装置（データ伝送システ
ム）は、計算機システム或いはデータ処理システ
ムと称される場合も多い。 このように本発明になるデータ伝送装置は、デ
ータ伝送システム或いは計算機システムと明確に
区別できないものであり、本願明細書中では、こ
れらを特に区別して表現してはいない。 ところで、計算機システムの高速化、分散化が
図られるに従い、記憶装置（以下メモリと略称す
る）と各種処理装置間のデータ伝送は、パリテイ
ビツトを付加した単一の共有バスを行なうのが一
般化してきている。 従来、各種処理装置には、パリテイエラーの有
無をチエツクする為のパリテイチエツク手段が設
けられているが、処理装置の増大につれ、この部
分のハード量の増大は無視できない。 本発明の目的は、各種処理装置が個別にエラー
チエツク手段を持つ必要がないデータ伝送装置を
提供するにある。 本発明の特徴は、共通バス上に、１つのバス監
視機構を設け、このバス監視機構によつて、共通
バス上の伝送エラーを検出し、エラーを検出した
場合、少なくともデータ伝送を行つている等該処
理装置に対してエラー情報を送出するようにして
いることである。 以下、本発明の一実施例を図面を参照して詳細
に説明する。 第１図は本発明になるデータ伝送装置の全体構
成の一例を示したものである。 第１図において１０はメモリ、１１はバス監視
機構、１２（１２−１〜１２−３）は各種処理装
置、１３はアドレスバス、１４はデータバス、１
５は応答バス、１６はエラー通知信号線である。 各種処理装置１２は、上記３つのバスを有効に
使用して、メモリ１０との間でデータの伝送を行
う。各バスがどのように使用されるかを次表に示
す。
の処理装置が共通のバスを介して接続され、記憶
装置と処理装置間および各処理装置間で該共通の
バスを介してデータ伝送するデータ伝送装置に関
する。 このようなデータ伝送装置は、一般に、データ
伝送システムと称されている。 また、各処理装置は、計算機であつてもよく、
このようなデータ伝送装置（データ伝送システ
ム）は、計算機システム或いはデータ処理システ
ムと称される場合も多い。 このように本発明になるデータ伝送装置は、デ
ータ伝送システム或いは計算機システムと明確に
区別できないものであり、本願明細書中では、こ
れらを特に区別して表現してはいない。 ところで、計算機システムの高速化、分散化が
図られるに従い、記憶装置（以下メモリと略称す
る）と各種処理装置間のデータ伝送は、パリテイ
ビツトを付加した単一の共有バスを行なうのが一
般化してきている。 従来、各種処理装置には、パリテイエラーの有
無をチエツクする為のパリテイチエツク手段が設
けられているが、処理装置の増大につれ、この部
分のハード量の増大は無視できない。 本発明の目的は、各種処理装置が個別にエラー
チエツク手段を持つ必要がないデータ伝送装置を
提供するにある。 本発明の特徴は、共通バス上に、１つのバス監
視機構を設け、このバス監視機構によつて、共通
バス上の伝送エラーを検出し、エラーを検出した
場合、少なくともデータ伝送を行つている等該処
理装置に対してエラー情報を送出するようにして
いることである。 以下、本発明の一実施例を図面を参照して詳細
に説明する。 第１図は本発明になるデータ伝送装置の全体構
成の一例を示したものである。 第１図において１０はメモリ、１１はバス監視
機構、１２（１２−１〜１２−３）は各種処理装
置、１３はアドレスバス、１４はデータバス、１
５は応答バス、１６はエラー通知信号線である。 各種処理装置１２は、上記３つのバスを有効に
使用して、メモリ１０との間でデータの伝送を行
う。各バスがどのように使用されるかを次表に示
す。
【表】
ここで、○：使用、を示す。
上表に示されるように、ａのデータライト要求
と、ｂのデータライト応答、及び、ｃのデータリ
ード要求とｄのその応答、更にはｂのデータライ
ト応答とｃのデータリード要求の３つの組み合せ
は使用するバスが異なるため、同一タイムスロツ
トで同時に実施できることになる。同時動作の模
様を第２図にタイムチヤートで示す。 タイムスロツトｉで、各種処理装置１２の中の
１つである１２−１よりメモリ１０に対しメモリ
リードの要求が、アドレスバス１３を介して出力
される。タイムスロツトｉ＋１で更に各種処理装
置の１つである１２−２よりメモリライトの要求
がアドレスバス１３、データバス１４を介して出
力される。タイムスロツトｉ＋３では、タイムス
ロツトｉにおける応答がデータバス１４、応答バ
ス１５を介して返されるが、この時更に、アドレ
スバス１３によりメモリリードの要求の出力が可
能である。次のタイムスロツトｉ＋４では、タイ
ムスロツトｉ＋１の応答が、応答バス１５を介し
て出力されるが、この時、メモリライトの要求の
出力が可能である。 以上のような各バスの占有においては、その占
有制御方式が鍵となる。 占有制御方式としては、システム中で一ケ所保
有する集中形と、各種処理装置やメモリに分散し
て設置する分散形が考えられるが、ここでは後者
の方式で説明する。 第３図は、各種処理装置１２内の占有制御回路
１７の詳細と外部インタフエースとの関係を示し
た図である。装置１２が、各データの送出元とな
つた場合、その要求の種類に応じて、転送の１タ
イムスロツト前にリード要求（RREQ）１１３、
ライト要求（WREQ）１１４、リードアンサ要
求（RANS）１１５ライトランサ要求（WANS）
１１６を出力する。ゲート１３３，１３４，１３
５は、上記要求信号を、アドレスバス占有要求信
号１３０データバス占有要求信号１３１、応答バ
ス占有要求信号１３２に次表に示す論理で変換す
る。
上表に示されるように、ａのデータライト要求
と、ｂのデータライト応答、及び、ｃのデータリ
ード要求とｄのその応答、更にはｂのデータライ
ト応答とｃのデータリード要求の３つの組み合せ
は使用するバスが異なるため、同一タイムスロツ
トで同時に実施できることになる。同時動作の模
様を第２図にタイムチヤートで示す。 タイムスロツトｉで、各種処理装置１２の中の
１つである１２−１よりメモリ１０に対しメモリ
リードの要求が、アドレスバス１３を介して出力
される。タイムスロツトｉ＋１で更に各種処理装
置の１つである１２−２よりメモリライトの要求
がアドレスバス１３、データバス１４を介して出
力される。タイムスロツトｉ＋３では、タイムス
ロツトｉにおける応答がデータバス１４、応答バ
ス１５を介して返されるが、この時更に、アドレ
スバス１３によりメモリリードの要求の出力が可
能である。次のタイムスロツトｉ＋４では、タイ
ムスロツトｉ＋１の応答が、応答バス１５を介し
て出力されるが、この時、メモリライトの要求の
出力が可能である。 以上のような各バスの占有においては、その占
有制御方式が鍵となる。 占有制御方式としては、システム中で一ケ所保
有する集中形と、各種処理装置やメモリに分散し
て設置する分散形が考えられるが、ここでは後者
の方式で説明する。 第３図は、各種処理装置１２内の占有制御回路
１７の詳細と外部インタフエースとの関係を示し
た図である。装置１２が、各データの送出元とな
つた場合、その要求の種類に応じて、転送の１タ
イムスロツト前にリード要求（RREQ）１１３、
ライト要求（WREQ）１１４、リードアンサ要
求（RANS）１１５ライトランサ要求（WANS）
１１６を出力する。ゲート１３３，１３４，１３
５は、上記要求信号を、アドレスバス占有要求信
号１３０データバス占有要求信号１３１、応答バ
ス占有要求信号１３２に次表に示す論理で変換す
る。
【表】
他の装置からも個別の要求信号が出力され、そ
れらは、アドレスバス占有要求信号１３−１、デ
ータバス占有要求信号１４−１、応答バス占有要
求信号１５−１として占有制御回路１７に送られ
る。 占有制御回路１７では、上記要求信号受信部１
００〜１０２で、各要求信号を受け付け、あらか
じめ与えられている優先順位で自優先順位より行
い装置からの要求のみ、占有制御回路に取り込む
処理行われる。要求信号受信部１００〜１０２の
出力信号１０３〜１０５はゲート１０６〜１０８
により、優先順位の高い装置から要求が出力され
ているか、いないかがチエツクされる。 優先順位の高い装置から要求が出力されていな
くて、なおかつ、自装置からの要求信号１３０〜
１３２がアクテイブな場合、ゲート１０９〜１１
２が動作する。更にゲート１１７〜１２０によつ
て、次のようなチエツクが行われる。 (1) 要求がリード要求で、かつアドレスバスの占
有がゲート１０９により許可されれば、ゲート
１１７が動作する。 (2) 要求がライト要求で、かつアドレスバス、デ
ータバスの占有がゲート１０９，１１０でそれ
ぞれ許可されれば、ゲート１１８が動作する。 (3) 要求がリードアンサで、かつデータバス、応
答バスの占有がゲート１１０，１１１でそれぞ
れ許可されれば、ゲート１１９が動作する。 (4) 要求がライトアンサで、かつ応答バスの占有
がゲート１１１で許可されれば、ゲート１２０
が動作する。 ゲート１１７〜１２０の出力は、レジスタ１２
１にタイムスロツトの終了時、クロツク信号１２
６によりセツトされる。以上の処理が転送の１タ
イムスロツト前に実施され、転送のタイムスロツ
トにおいては、レジスタ１２１の出力信号に対応
し、リード要求転送許可信号１２２出力時はアド
レス信号バス１３−２にあらかじめセツトされて
いるアドレスレジスタ１２７の内容が出力され
る。またライト要求転送許可信号１２３出力時は
アドレスレジスタ１２７、データレジスタ１２８
の内容がそれぞれ、アドレス信号バス１３−２デ
ータ信号バス１４−２に出力される。 更にリード応答転送許可信号１２４出力時は、
データレジスタ１２８、応答レジスタ１２９の内
容がそれぞれデータ信号バス１４−２、応答信号
バス１５−２に出力される。 また、ライト応答転送許可信号１２５出力時
は、応答レジスタ１２９の内容が応答信号バス１
５−２に出力される。 以上述べたように、データ伝送の種類により、
使用するバスのみ占有するため、他の優先レベル
の低い装置からは占有されていないバスを使用し
てデータ伝送を実施することが可能で、バスのス
ループツトを向上させることが可能である。 以上の実施例では、各種処理装置、及び各種処
理装置とメモリ間のデータ伝送を均等に考えた方
式で、そのため、各種処理装置からの応答ライン
占有を設けた方式を説明してきた。しかしなが
ら、一般には第１図のような構成で各種処理装置
からのメモリ要求、及びメモリからの応答が大部
分の負荷を占める。このため、応答バス占有要求
信号１５−１を個別に保持させることは、各種処
理装置１２の台数が増加すると、信号線数の増加
につながることになる。各バスの一般的な使用頻
度を示すと次のような関係となる。
れらは、アドレスバス占有要求信号１３−１、デ
ータバス占有要求信号１４−１、応答バス占有要
求信号１５−１として占有制御回路１７に送られ
る。 占有制御回路１７では、上記要求信号受信部１
００〜１０２で、各要求信号を受け付け、あらか
じめ与えられている優先順位で自優先順位より行
い装置からの要求のみ、占有制御回路に取り込む
処理行われる。要求信号受信部１００〜１０２の
出力信号１０３〜１０５はゲート１０６〜１０８
により、優先順位の高い装置から要求が出力され
ているか、いないかがチエツクされる。 優先順位の高い装置から要求が出力されていな
くて、なおかつ、自装置からの要求信号１３０〜
１３２がアクテイブな場合、ゲート１０９〜１１
２が動作する。更にゲート１１７〜１２０によつ
て、次のようなチエツクが行われる。 (1) 要求がリード要求で、かつアドレスバスの占
有がゲート１０９により許可されれば、ゲート
１１７が動作する。 (2) 要求がライト要求で、かつアドレスバス、デ
ータバスの占有がゲート１０９，１１０でそれ
ぞれ許可されれば、ゲート１１８が動作する。 (3) 要求がリードアンサで、かつデータバス、応
答バスの占有がゲート１１０，１１１でそれぞ
れ許可されれば、ゲート１１９が動作する。 (4) 要求がライトアンサで、かつ応答バスの占有
がゲート１１１で許可されれば、ゲート１２０
が動作する。 ゲート１１７〜１２０の出力は、レジスタ１２
１にタイムスロツトの終了時、クロツク信号１２
６によりセツトされる。以上の処理が転送の１タ
イムスロツト前に実施され、転送のタイムスロツ
トにおいては、レジスタ１２１の出力信号に対応
し、リード要求転送許可信号１２２出力時はアド
レス信号バス１３−２にあらかじめセツトされて
いるアドレスレジスタ１２７の内容が出力され
る。またライト要求転送許可信号１２３出力時は
アドレスレジスタ１２７、データレジスタ１２８
の内容がそれぞれ、アドレス信号バス１３−２デ
ータ信号バス１４−２に出力される。 更にリード応答転送許可信号１２４出力時は、
データレジスタ１２８、応答レジスタ１２９の内
容がそれぞれデータ信号バス１４−２、応答信号
バス１５−２に出力される。 また、ライト応答転送許可信号１２５出力時
は、応答レジスタ１２９の内容が応答信号バス１
５−２に出力される。 以上述べたように、データ伝送の種類により、
使用するバスのみ占有するため、他の優先レベル
の低い装置からは占有されていないバスを使用し
てデータ伝送を実施することが可能で、バスのス
ループツトを向上させることが可能である。 以上の実施例では、各種処理装置、及び各種処
理装置とメモリ間のデータ伝送を均等に考えた方
式で、そのため、各種処理装置からの応答ライン
占有を設けた方式を説明してきた。しかしなが
ら、一般には第１図のような構成で各種処理装置
からのメモリ要求、及びメモリからの応答が大部
分の負荷を占める。このため、応答バス占有要求
信号１５−１を個別に保持させることは、各種処
理装置１２の台数が増加すると、信号線数の増加
につながることになる。各バスの一般的な使用頻
度を示すと次のような関係となる。
【表】
このため、応答バスについては、使用頻度の大
きいメモリについては専用の要求ラインを設け、
使用頻度の少ない各種処理装置については、デー
タバス占有要求ラインと共用する方式が考えられ
る。 上記占有要求ラインの出力方式を表で示すと次
のようになる。
きいメモリについては専用の要求ラインを設け、
使用頻度の少ない各種処理装置については、デー
タバス占有要求ラインと共用する方式が考えられ
る。 上記占有要求ラインの出力方式を表で示すと次
のようになる。
【表】
またメモリと各種装置との優先順位はメモリの
方が高いようにしておく。 以上の方式を採つた場合、データバス占有要求
信号バス１４−１、応答バス占有要求信号バス１
５−１の接続関係が第１図や第３図の場合とは異
なり複雑となるため、それを第４図に示す。 メモリ１０は、第１図、第３図と同様にデータ
バスを占有する時はDBRQO信号１５１を、応答
バスを占有する時はACKRQO信号１５５を出力
する。 ところが、各種処理装置１２は、データバス、
応答バスのいずれを占有したい場合でも各処理装
置に割当てられた占有要求信号群１５６のうちの
１本の占有要求信号DACKRQi１５２〜１５４
（ｉ＝１〜ｎ）を出力する。 一方、各種処理装置の占有制御回路１７は、第
５図のような構成となる。第３図と異なつている
点は、要求信号受信部１００〜１０２の内、デー
タバス要求信号受信群１０１と、応答バス要求受
信部１０２には、メモリからの要求信号１５１，
１５５は個別に入力されているが、各種処理装置
からの占有要求信号群１５６は共通に入力されて
いる点である。 また、要求信号の出力部においても、ゲート１
５０により、データバスの要求信号１３１と応答
バスの要求信号１３２の論理和がとられて出力さ
れる。 以上の方式により、各種処理装置からの要求線
は、アドレスバス要求線１３０と、データ及び応
答バス要求線１５４の２本に減少させることが可
能で、なおかつ、メモリと各種処理装置間のデー
タ転送についてはアドレスバス、データバス、応
答バスを、そのデータ転送の種類に応じて効率よ
く使用することが可能である。 以上述べてきたのが、占有制御方式でどちらの
方式を採用さたとしても第３図、第５図に示した
占有制御回路のレジスタ１２１に、次のタイムス
ロツトにおいて転送可能であるかどうかの情報が
セツトされる。 次に、許可された情報転送の手順につき説明す
る。転送の種類に応じて転送するデータの中味は
異なるが、転送手順は同一である。ここではデー
タライト要求の転送を例にとり、その手順を説明
する。 第６図は、送出側、受信側のデータ転送用レジ
スタの構成とエラーチエツクを行うバス監視機構
の詳細を示したものである。ここでは、各種処理
装置１２からメモリ１０に対してメモリライト要
求が出力される状況を示す。 各種処理装置１２は、アドレスバス１３、デー
タバス１４の占有権を得た場合、レジスタ１２１
の出力である転送許可信号１２２〜１２４の中で
例えば１２３が１となつている。このため、アド
レスレジスタ１２７、データレジスタ１２８内の
ゲート２０３，２０５が動作し、内部に格納され
ているデータをそれぞれアドレス信号１３−２、
データ信号１４−２に出力する。 アドレス信号１３−２はその内容により、起動
フアンクシヨン信号１３−２−１、要求元装置番
号信号１３−２−２、メモリのアドレス信号１３
−２−３に分割される。 メモリ１０側では、送出された起動フアンクシ
ヨン信号１３−２−１をゲート２１２，２１３で
解読し、起動フアンクシヨンがメモリ起動の場合
はゲート２１２が動作して、アドレス信号１３−
２を対応するレジスタ２０８，２０９，２１０に
セツトする。また、起動フアンクシヨンがメモリ
ライトの場合はゲート２１３が動作して、データ
信号１４−２をレジスタ２１１にセツトする。 一方、アドレス信号１３−２、データ信号１４
−２には、信頼性向上のためパリテイが付加して
出力される。パリテイのチエツクは、バス監視機
構１１内に設けられたアドレス信号チエツク回路
２０６、データ信号チエツク回路２０７で、次の
手順で実施される。 アドレス信号チエツク回路２０６は、アドレス
信号１３−２を取り込み、タイムスロツトごとに
パリテイチエツクを実施し、そのチエツク結果
を、メモリ１０及び全ての各種処理装置１２に、
アドレスパリテイエラー信号２２０として送出す
る。 アドレス信号１３−２を使用してアドレスデー
タの送受信を実施したメモリ、及び各種処理装置
は、アドレスパリテイエラー信号２２０をチエツ
クして、送受信が正しく行われたかどうかの判定
を行う。 一方、データ信号チエツク回路２０７も、デー
タ信号１４−２を取り込み、タイムスロツトごと
にパリテイチエツクを実施し、そのチエツク結果
を、メモリ１０及び全ての各種処理装置１２に、
データパリテイエラー信号２２１として送出す
る。 データ信号１４−２を使用してデータの送受信
を実施したメモリ、及び各種処理装置はアドレス
パリテイエラー信号２２１をチエツクして送受信
が正しく行われたかどうかの判定を行う。 上記判定制御方式としては、送出されたデータ
の種類により下記の方式が考えられる。
方が高いようにしておく。 以上の方式を採つた場合、データバス占有要求
信号バス１４−１、応答バス占有要求信号バス１
５−１の接続関係が第１図や第３図の場合とは異
なり複雑となるため、それを第４図に示す。 メモリ１０は、第１図、第３図と同様にデータ
バスを占有する時はDBRQO信号１５１を、応答
バスを占有する時はACKRQO信号１５５を出力
する。 ところが、各種処理装置１２は、データバス、
応答バスのいずれを占有したい場合でも各処理装
置に割当てられた占有要求信号群１５６のうちの
１本の占有要求信号DACKRQi１５２〜１５４
（ｉ＝１〜ｎ）を出力する。 一方、各種処理装置の占有制御回路１７は、第
５図のような構成となる。第３図と異なつている
点は、要求信号受信部１００〜１０２の内、デー
タバス要求信号受信群１０１と、応答バス要求受
信部１０２には、メモリからの要求信号１５１，
１５５は個別に入力されているが、各種処理装置
からの占有要求信号群１５６は共通に入力されて
いる点である。 また、要求信号の出力部においても、ゲート１
５０により、データバスの要求信号１３１と応答
バスの要求信号１３２の論理和がとられて出力さ
れる。 以上の方式により、各種処理装置からの要求線
は、アドレスバス要求線１３０と、データ及び応
答バス要求線１５４の２本に減少させることが可
能で、なおかつ、メモリと各種処理装置間のデー
タ転送についてはアドレスバス、データバス、応
答バスを、そのデータ転送の種類に応じて効率よ
く使用することが可能である。 以上述べてきたのが、占有制御方式でどちらの
方式を採用さたとしても第３図、第５図に示した
占有制御回路のレジスタ１２１に、次のタイムス
ロツトにおいて転送可能であるかどうかの情報が
セツトされる。 次に、許可された情報転送の手順につき説明す
る。転送の種類に応じて転送するデータの中味は
異なるが、転送手順は同一である。ここではデー
タライト要求の転送を例にとり、その手順を説明
する。 第６図は、送出側、受信側のデータ転送用レジ
スタの構成とエラーチエツクを行うバス監視機構
の詳細を示したものである。ここでは、各種処理
装置１２からメモリ１０に対してメモリライト要
求が出力される状況を示す。 各種処理装置１２は、アドレスバス１３、デー
タバス１４の占有権を得た場合、レジスタ１２１
の出力である転送許可信号１２２〜１２４の中で
例えば１２３が１となつている。このため、アド
レスレジスタ１２７、データレジスタ１２８内の
ゲート２０３，２０５が動作し、内部に格納され
ているデータをそれぞれアドレス信号１３−２、
データ信号１４−２に出力する。 アドレス信号１３−２はその内容により、起動
フアンクシヨン信号１３−２−１、要求元装置番
号信号１３−２−２、メモリのアドレス信号１３
−２−３に分割される。 メモリ１０側では、送出された起動フアンクシ
ヨン信号１３−２−１をゲート２１２，２１３で
解読し、起動フアンクシヨンがメモリ起動の場合
はゲート２１２が動作して、アドレス信号１３−
２を対応するレジスタ２０８，２０９，２１０に
セツトする。また、起動フアンクシヨンがメモリ
ライトの場合はゲート２１３が動作して、データ
信号１４−２をレジスタ２１１にセツトする。 一方、アドレス信号１３−２、データ信号１４
−２には、信頼性向上のためパリテイが付加して
出力される。パリテイのチエツクは、バス監視機
構１１内に設けられたアドレス信号チエツク回路
２０６、データ信号チエツク回路２０７で、次の
手順で実施される。 アドレス信号チエツク回路２０６は、アドレス
信号１３−２を取り込み、タイムスロツトごとに
パリテイチエツクを実施し、そのチエツク結果
を、メモリ１０及び全ての各種処理装置１２に、
アドレスパリテイエラー信号２２０として送出す
る。 アドレス信号１３−２を使用してアドレスデー
タの送受信を実施したメモリ、及び各種処理装置
は、アドレスパリテイエラー信号２２０をチエツ
クして、送受信が正しく行われたかどうかの判定
を行う。 一方、データ信号チエツク回路２０７も、デー
タ信号１４−２を取り込み、タイムスロツトごと
にパリテイチエツクを実施し、そのチエツク結果
を、メモリ１０及び全ての各種処理装置１２に、
データパリテイエラー信号２２１として送出す
る。 データ信号１４−２を使用してデータの送受信
を実施したメモリ、及び各種処理装置はアドレス
パリテイエラー信号２２１をチエツクして送受信
が正しく行われたかどうかの判定を行う。 上記判定制御方式としては、送出されたデータ
の種類により下記の方式が考えられる。
【表】
なお、上記方式は、全て受信側で実施され、送
信側は、特に特別な処理を実施しない。 上記方式の実現方法を、第６図を使用して説明
する。 メモリ１０は、ゲート２１２，２１３の動作に
よりメモリ要求をレジスタ２０８〜２１１に受信
する。ゲート２１２は同時にフリツプフロツプ３
００，３０１を動作させ、それぞれ、アドレスパ
リテイエラー信号のフエツチ及びメモリの起動信
号を出力する。またゲート２１３は、メモリ１０
へのライト要求であるため、データパリテイエラ
ーも、フリツプフロツプ３０２にセツトされる。 フリツプフロツプ３０１，３０２の出力はゲー
ト３０３で論理和がとられ、エラー発生時は、ゲ
ート３０４によりメモリ３０９への起動信号１３
４が出力されず、処理が打ち切られる。一方、ゲ
ート３０５により、エラー発生時には、要求元装
置番号を出力するバツフア３０６及び、終了信号
バツフア３０７が応答バス１５−２に出力され
る。終了信号レジスタ３０７には、エラー信号３
１５が送出されているため、要求元へは、エラー
が発生した旨が通知される。 一方、正常終了時には、メモリ３０９から終了
信号３１６が出力され、これにより、ゲート３０
５が動作し、バツフア３０６及び終了信号バツフ
ア３０７が応答バス１５−２に出力される。また
メモリリード時は、データバツフア３０８も動作
し、リードデータもデータ信号１４−２に出力さ
れる。これらのデータは、応答信号チエツク回路
２３０、データ信号チエツク回路２０７でチエツ
クされる。 応答パリテイエラー２２２、データパリテイエ
ラー２２１は、要求元装置番号と等しい各種処理
装置１２において、制御回路３１２が、動作する
ことで、フリツプフロツプ３１０，３１１にセツ
トされセツトされた内容は終了信号レジスタ３１
３で、エラー情報の中に加えられる。 これにより、バス上のエラー情報が矛盾なく要
求元に伝えることが可能となる。 以上述べてきたように、バス上のチエツクを一
ケ所で統合して実施し、送受信のユニツトは、エ
ラーチエツク結果のみを受信することにより、各
ユニツト個別にエラーチエツク回路を保有する必
要がなくなり、ハード量の減少を図ることができ
る。
信側は、特に特別な処理を実施しない。 上記方式の実現方法を、第６図を使用して説明
する。 メモリ１０は、ゲート２１２，２１３の動作に
よりメモリ要求をレジスタ２０８〜２１１に受信
する。ゲート２１２は同時にフリツプフロツプ３
００，３０１を動作させ、それぞれ、アドレスパ
リテイエラー信号のフエツチ及びメモリの起動信
号を出力する。またゲート２１３は、メモリ１０
へのライト要求であるため、データパリテイエラ
ーも、フリツプフロツプ３０２にセツトされる。 フリツプフロツプ３０１，３０２の出力はゲー
ト３０３で論理和がとられ、エラー発生時は、ゲ
ート３０４によりメモリ３０９への起動信号１３
４が出力されず、処理が打ち切られる。一方、ゲ
ート３０５により、エラー発生時には、要求元装
置番号を出力するバツフア３０６及び、終了信号
バツフア３０７が応答バス１５−２に出力され
る。終了信号レジスタ３０７には、エラー信号３
１５が送出されているため、要求元へは、エラー
が発生した旨が通知される。 一方、正常終了時には、メモリ３０９から終了
信号３１６が出力され、これにより、ゲート３０
５が動作し、バツフア３０６及び終了信号バツフ
ア３０７が応答バス１５−２に出力される。また
メモリリード時は、データバツフア３０８も動作
し、リードデータもデータ信号１４−２に出力さ
れる。これらのデータは、応答信号チエツク回路
２３０、データ信号チエツク回路２０７でチエツ
クされる。 応答パリテイエラー２２２、データパリテイエ
ラー２２１は、要求元装置番号と等しい各種処理
装置１２において、制御回路３１２が、動作する
ことで、フリツプフロツプ３１０，３１１にセツ
トされセツトされた内容は終了信号レジスタ３１
３で、エラー情報の中に加えられる。 これにより、バス上のエラー情報が矛盾なく要
求元に伝えることが可能となる。 以上述べてきたように、バス上のチエツクを一
ケ所で統合して実施し、送受信のユニツトは、エ
ラーチエツク結果のみを受信することにより、各
ユニツト個別にエラーチエツク回路を保有する必
要がなくなり、ハード量の減少を図ることができ
る。
第１図は本発明になるデータ伝送装置の全体構
成の一例を示した図、第２図は、データ伝送の一
例のタイムチヤート、第３図は、データ伝送装置
に接続される各種処理装置の中の占有制御回路と
外部インタフエースの関係を示した図、第４図は
各バスの要求信号をその要求頻度に応じて減少さ
せた場合の要求信号の接続関係を示した図、第５
図は第４図に対応した占有制御回路の構成を示し
た図、第６図は、送出側、受信側のデータ転送用
レジスタの構成とバス監視機構の詳細を示した図
である。 １０……メモリ、１１……バス監視機構、１２
……各種処理装置、１３……アドレスバス、１４
……データバス、１５……応答バス、１６……エ
ラー通知信号線。
成の一例を示した図、第２図は、データ伝送の一
例のタイムチヤート、第３図は、データ伝送装置
に接続される各種処理装置の中の占有制御回路と
外部インタフエースの関係を示した図、第４図は
各バスの要求信号をその要求頻度に応じて減少さ
せた場合の要求信号の接続関係を示した図、第５
図は第４図に対応した占有制御回路の構成を示し
た図、第６図は、送出側、受信側のデータ転送用
レジスタの構成とバス監視機構の詳細を示した図
である。 １０……メモリ、１１……バス監視機構、１２
……各種処理装置、１３……アドレスバス、１４
……データバス、１５……応答バス、１６……エ
ラー通知信号線。
Claims (1)
- １ 少なくとも１個の記憶装置と、複数の処理装
置が共通のバスに接続され、該記憶装置と複数の
処理装置間で、該共通のバスを介してデータ伝送
を行うものにおいて、該共通のバスは、少なくと
も記憶装置のアドレスを送出するためのアドレス
バスと、記憶装置に書込むデータおよび記憶装置
からの読み出しデータを転送するためのデータバ
スおよび該書込み、読み出し応答信号を転送する
ための応答バスを有し、該アドレスバスとデータ
バスの伝送エラーを検出するバス監視機構を該共
通バスに接続し、該バス監視機構は、該アドレス
バスとデータバスに有効な情報が送出されている
時に伝送エラーをチエツクし、チエツク結果を該
記憶装置および各処理装置に共通に接続されたエ
ラー通知信号線に送出するようにし、エラーの通
知を受けた記憶装置では、転送データが要求デー
タの時、応答データとしてエラー情報を転送元の
処理装置へ返すようにしたことを特徴とするデー
タ伝送装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052949A JPS57168318A (en) | 1981-04-10 | 1981-04-10 | Data transmitting device |
| CA000400616A CA1179069A (en) | 1981-04-10 | 1982-04-07 | Data transmission apparatus for a multiprocessor system |
| KR8201547A KR880000462B1 (ko) | 1981-04-10 | 1982-04-08 | 멀티프로세서 시스템에 있어서의 데이터전송장치 |
| DE8282103065T DE3267523D1 (en) | 1981-04-10 | 1982-04-08 | Data processing apparatus for a multiprocessor system |
| US06/366,785 US4523272A (en) | 1981-04-10 | 1982-04-08 | Bus selection control in a data transmission apparatus for a multiprocessor system |
| EP82103065A EP0063334B1 (en) | 1981-04-10 | 1982-04-08 | Data processing apparatus for a multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052949A JPS57168318A (en) | 1981-04-10 | 1981-04-10 | Data transmitting device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57168318A JPS57168318A (en) | 1982-10-16 |
| JPS6232517B2 true JPS6232517B2 (ja) | 1987-07-15 |
Family
ID=12929123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56052949A Granted JPS57168318A (en) | 1981-04-10 | 1981-04-10 | Data transmitting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57168318A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229952A (ja) * | 1983-06-10 | 1984-12-24 | Tsubakimoto Chain Co | 信号伝送方法 |
| JP2543843B2 (ja) * | 1984-04-26 | 1996-10-16 | 株式会社東芝 | マルチプロセツサシステム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842491B2 (ja) * | 1979-03-23 | 1983-09-20 | 株式会社日立製作所 | マルチプロセッサシステムに於ける故障認識方式 |
-
1981
- 1981-04-10 JP JP56052949A patent/JPS57168318A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57168318A (en) | 1982-10-16 |
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