JPH065868A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH065868A JPH065868A JP4160890A JP16089092A JPH065868A JP H065868 A JPH065868 A JP H065868A JP 4160890 A JP4160890 A JP 4160890A JP 16089092 A JP16089092 A JP 16089092A JP H065868 A JPH065868 A JP H065868A
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- JP
- Japan
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- layer
- type
- source
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】縦型二重拡散ＭＯＳＦＥＴにおいて、誘導性負
荷特有の逆起電力サージに対する破壊耐量を向上させ
る。 【構成】ドレイン層５に設けられたＰ- 型の第１のベー
ス層６と、この第１のベース層表面の中央部に設けられ
たＰ+ 型の第２のベース層９と、この第２のベース層９
の周囲に設けられたＮ型のソース層７と、第２のベース
層９の下部に接続しソース層７の下部に延在するＰ型の
第３のベース層８を含むものである。
荷特有の逆起電力サージに対する破壊耐量を向上させ
る。 【構成】ドレイン層５に設けられたＰ- 型の第１のベー
ス層６と、この第１のベース層表面の中央部に設けられ
たＰ+ 型の第２のベース層９と、この第２のベース層９
の周囲に設けられたＮ型のソース層７と、第２のベース
層９の下部に接続しソース層７の下部に延在するＰ型の
第３のベース層８を含むものである。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
縦型二重拡散ＭＯＳＦＥＴを有する半導体装置に関す
る。
縦型二重拡散ＭＯＳＦＥＴを有する半導体装置に関す
る。
【０００２】
【従来の技術】従来の縦型二重拡散ＭＯＳＦＥＴは、図
３に示すように、Ｎ+ 型のドレイン層４とこの上にエピ
タキシャル成長法によって形成されたＮ- 型のドレイン
層５とからなる半導体基板に、ゲート・チャネル領域と
なるＰ- 型の第１のベース層６を設け、この第１のベー
ス層６の表面にＮ型のソース層７と誘導性負荷特有の逆
起電力サージによる破壊を防止するためにＰ+ 型の第２
のベース層９をソース層７とほぼ同じ拡散層深さで形成
し、更にその上にゲート酸化膜１０及び多結晶シリコン
を用いたゲート電極３を形成し、このゲート酸化膜１０
及びゲート電極３をソース層７の一部と第２のベース層
９の部分で開孔し、ゲート電極３上に層間絶縁膜１１を
設け、この部分でソース層７の一部と第２のベース層９
が接触するようにソース電極２を形成し、ソース電極２
上に表面保護膜１２を形成し、また下面にドレイン電極
１を形成した構造となっている。
３に示すように、Ｎ+ 型のドレイン層４とこの上にエピ
タキシャル成長法によって形成されたＮ- 型のドレイン
層５とからなる半導体基板に、ゲート・チャネル領域と
なるＰ- 型の第１のベース層６を設け、この第１のベー
ス層６の表面にＮ型のソース層７と誘導性負荷特有の逆
起電力サージによる破壊を防止するためにＰ+ 型の第２
のベース層９をソース層７とほぼ同じ拡散層深さで形成
し、更にその上にゲート酸化膜１０及び多結晶シリコン
を用いたゲート電極３を形成し、このゲート酸化膜１０
及びゲート電極３をソース層７の一部と第２のベース層
９の部分で開孔し、ゲート電極３上に層間絶縁膜１１を
設け、この部分でソース層７の一部と第２のベース層９
が接触するようにソース電極２を形成し、ソース電極２
上に表面保護膜１２を形成し、また下面にドレイン電極
１を形成した構造となっている。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
装置は、第２のベース層９がソース層７とほぼ同じ深さ
の拡散層であるため、ドレイン層５と第１のベース層６
及び第２のベース層９とソース層７とで寄生ＮＰＮトラ
ンジスタが形成される。この寄生ＮＰＮトランジスタに
おいては、第１のベース層の不純物濃度が低いためｈFE
が高まって導通しやすくなり、誘導性負荷に対する破壊
耐量が十分に得られなかった。
装置は、第２のベース層９がソース層７とほぼ同じ深さ
の拡散層であるため、ドレイン層５と第１のベース層６
及び第２のベース層９とソース層７とで寄生ＮＰＮトラ
ンジスタが形成される。この寄生ＮＰＮトランジスタに
おいては、第１のベース層の不純物濃度が低いためｈFE
が高まって導通しやすくなり、誘導性負荷に対する破壊
耐量が十分に得られなかった。
【０００４】また、この誘導性負荷に対する破壊耐量を
向上させるために、前記寄生ＮＰＮトランジスタのｈFE
を低減させて導通しにくくするように第１のベース層６
の不純物濃度を高くした場合、ゲート・チャネル領域と
なる基板表面付近の不純物濃度、すなわちチャネル濃度
も同様に高くなり、ＭＯＳＦＥＴを導通状態にするため
にゲート・ソース間に印加するしきい値電圧ＶGS(Off)
が大きくなるという問題点があった。
向上させるために、前記寄生ＮＰＮトランジスタのｈFE
を低減させて導通しにくくするように第１のベース層６
の不純物濃度を高くした場合、ゲート・チャネル領域と
なる基板表面付近の不純物濃度、すなわちチャネル濃度
も同様に高くなり、ＭＯＳＦＥＴを導通状態にするため
にゲート・ソース間に印加するしきい値電圧ＶGS(Off)
が大きくなるという問題点があった。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
ドレイン層となる第１導電型の半導体基板と、この半導
体基板内に設けられゲート・チャネル領域となる不純物
濃度の低い第２導電型の第１のベース層と、この第１の
ベース層表面の中央部に設けられ不純物濃度の高い第２
導電型の第２のベース層と、前記第１のベース層表面の
前記第２のベース層の周囲に設けられ第２のベース層と
ほぼ同じ厚さに形成された第１導電型のソース層と、前
記第１のベース層内に設けられ前記第２のベース層の下
部に接続し前記ソース層の下部に延在して形成された不
純物濃度の高い第２導電型の第３のベース層とを含むも
のである。
ドレイン層となる第１導電型の半導体基板と、この半導
体基板内に設けられゲート・チャネル領域となる不純物
濃度の低い第２導電型の第１のベース層と、この第１の
ベース層表面の中央部に設けられ不純物濃度の高い第２
導電型の第２のベース層と、前記第１のベース層表面の
前記第２のベース層の周囲に設けられ第２のベース層と
ほぼ同じ厚さに形成された第１導電型のソース層と、前
記第１のベース層内に設けられ前記第２のベース層の下
部に接続し前記ソース層の下部に延在して形成された不
純物濃度の高い第２導電型の第３のベース層とを含むも
のである。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のＮチャネル型ＭＯＳＦＥ
Ｔを示す断面図である。
る。図１は本発明の一実施例のＮチャネル型ＭＯＳＦＥ
Ｔを示す断面図である。
【０００７】図１に示すように、Ｎ+ 型のドレイン層４
と、この上にエピタキシャル成長法によって形成された
Ｎ- 型のドレイン層５とからなる半導体基板に、ゲート
酸化膜１０と多結晶シリコンを用いたゲート電極３を形
成したのち開孔し、この開孔部を用いてゲート・チャネ
ル領域となるＰ- 型の第１のベース層６を形成する。次
に、誘導性負荷に対する破壊耐量を向上させるためのＰ
型の第３のベース層８を形成し、続いてＮ型のソース層
７とその中央部にＰ+ 型の第２のベース層９を形成す
る。
と、この上にエピタキシャル成長法によって形成された
Ｎ- 型のドレイン層５とからなる半導体基板に、ゲート
酸化膜１０と多結晶シリコンを用いたゲート電極３を形
成したのち開孔し、この開孔部を用いてゲート・チャネ
ル領域となるＰ- 型の第１のベース層６を形成する。次
に、誘導性負荷に対する破壊耐量を向上させるためのＰ
型の第３のベース層８を形成し、続いてＮ型のソース層
７とその中央部にＰ+ 型の第２のベース層９を形成す
る。
【０００８】この場合、第３のベース層８は第２のベー
ス層９の下部で第２のベース層に接続し、しかもソース
層７の下部に延在するように構成する。次に、ゲート電
極３上に層間絶縁膜１１を形成し、ソース層７の一部及
び第２のベース層９上で層間絶縁膜１１を開孔し、ソー
ス電極２を形成する。次に、表面保護膜１２を形成し、
最後に基板裏面にドレイン電極１を形成する。
ス層９の下部で第２のベース層に接続し、しかもソース
層７の下部に延在するように構成する。次に、ゲート電
極３上に層間絶縁膜１１を形成し、ソース層７の一部及
び第２のベース層９上で層間絶縁膜１１を開孔し、ソー
ス電極２を形成する。次に、表面保護膜１２を形成し、
最後に基板裏面にドレイン電極１を形成する。
【０００９】このように構成された本実施例によれば、
第３のベース層８がソース層７及び第２のベース層９よ
りも拡散層の深さが深いため、ドレイン層５と第１，第
２，第３のベース層６，９，８とソース層７で形成され
る寄生ＮＰＮトランジスタにおいて、ベース層部分の不
純物濃度が高いため、ｈFEが低減して導通しにくくな
り、誘導性負荷に対する破壊耐量が向上する。
第３のベース層８がソース層７及び第２のベース層９よ
りも拡散層の深さが深いため、ドレイン層５と第１，第
２，第３のベース層６，９，８とソース層７で形成され
る寄生ＮＰＮトランジスタにおいて、ベース層部分の不
純物濃度が高いため、ｈFEが低減して導通しにくくな
り、誘導性負荷に対する破壊耐量が向上する。
【００１０】また、本実施例によれば、ゲート・チャネ
ル領域となる基板表面付近の不純物濃度、すなわちチャ
ネル濃度は、第１のベース層６により維持されたままで
あり、ＭＯＳＦＥＴを導通状態にするためにゲート・ソ
ース間に印加するしきい値電圧ＶGS(Off) を大きくする
ことなく、誘導性負荷に対する破壊耐量を向上させるこ
とができる。
ル領域となる基板表面付近の不純物濃度、すなわちチャ
ネル濃度は、第１のベース層６により維持されたままで
あり、ＭＯＳＦＥＴを導通状態にするためにゲート・ソ
ース間に印加するしきい値電圧ＶGS(Off) を大きくする
ことなく、誘導性負荷に対する破壊耐量を向上させるこ
とができる。
【００１１】図２は、誘導性負荷耐量と定格電流Ｉ
D(DC) の関係を表しており、縦軸に誘導性負荷耐量、横
軸に定格電流を示している。この図２において、黒点が
本実施例による場合、白点が従来の構造による場合であ
る。図２から明らかなように、従来の半導体装置に比べ
本実施例では誘導性負荷耐量が５０％向上していること
がわかる。
D(DC) の関係を表しており、縦軸に誘導性負荷耐量、横
軸に定格電流を示している。この図２において、黒点が
本実施例による場合、白点が従来の構造による場合であ
る。図２から明らかなように、従来の半導体装置に比べ
本実施例では誘導性負荷耐量が５０％向上していること
がわかる。
【００１２】
【発明の効果】以上説明したように本発明は、縦型二重
拡散ＭＯＳＦＥＴにおいて、第１のベース層表面に形成
された第２のベース層の下に、ソース層及び第２のベー
ス層よりも深い第３のベース層を形成することにより、
誘導性負荷に対する破壊耐量を向上させることができる
という効果を有する。さらに、本発明によれば、しきい
値電圧ＶGS(Off) を大きくすることなく誘導性負荷に対
する破壊耐量を向上させることができる。
拡散ＭＯＳＦＥＴにおいて、第１のベース層表面に形成
された第２のベース層の下に、ソース層及び第２のベー
ス層よりも深い第３のベース層を形成することにより、
誘導性負荷に対する破壊耐量を向上させることができる
という効果を有する。さらに、本発明によれば、しきい
値電圧ＶGS(Off) を大きくすることなく誘導性負荷に対
する破壊耐量を向上させることができる。
【図１】本発明の一実施例を示す半導体チップの断面
図。
図。
【図２】本実施例と従来例の誘導性負荷耐量と定格電流
の関係を示す図。
の関係を示す図。
【図３】従来の半導体装置の一例を示す半導体チップの
断面図。
断面図。
１ ドレイン電極 ２ ソース電極 ３ ゲート電極 ４ ドレイン層 ５ ドレイン層 ６ 第１のベース層 ７ ソース層 ８ 第３のベース層 ９ 第２のベース層 １０ ゲート酸化膜 １１ 層間絶縁膜 １２ 表面保護膜
Claims (1)
- 【請求項１】 ドレイン層となる第１導電型の半導体基
板と、この半導体基板内に設けられゲート・チャネル領
域となる不純物濃度の低い第２導電型の第１のベース層
と、この第１のベース層表面の中央部に設けられ不純物
濃度の高い第２導電型の第２のベース層と、前記第１の
ベース層表面の前記第２のベース層の周囲に設けられ第
２のベース層とほぼ同じ厚さに形成された第１導電型の
ソース層と、前記第１のベース層内に設けられ前記第２
のベース層の下部に接続し前記ソース層の下部に延在し
て形成された不純物濃度の高い第２導電型の第３のベー
ス層とを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160890A JPH065868A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160890A JPH065868A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065868A true JPH065868A (ja) | 1994-01-14 |
Family
ID=15724583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160890A Withdrawn JPH065868A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016853A1 (en) * | 1995-11-02 | 1997-05-09 | National Semiconductor Corporation | Insulated gate semiconductor devices with implants for improved ruggedness |
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
-
1992
- 1992-06-19 JP JP4160890A patent/JPH065868A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| US5897355A (en) * | 1994-08-03 | 1999-04-27 | National Semiconductor Corporation | Method of manufacturing insulated gate semiconductor device to improve ruggedness |
| WO1997016853A1 (en) * | 1995-11-02 | 1997-05-09 | National Semiconductor Corporation | Insulated gate semiconductor devices with implants for improved ruggedness |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |