JPH0786580A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPH0786580A JPH0786580A JP5231281A JP23128193A JPH0786580A JP H0786580 A JPH0786580 A JP H0786580A JP 5231281 A JP5231281 A JP 5231281A JP 23128193 A JP23128193 A JP 23128193A JP H0786580 A JPH0786580 A JP H0786580A
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- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】耐圧、絶縁分離およびオン抵抗を同時に改善で
きる高耐圧ＭＯＳＦＥＴを提供すること。 【構成】半導体基板１上に絶縁層２を介して設けられた
ｐ- 型活性層３と、このｐ- 型活性層３の表面に選択的
に形成されたｐ+ 型ベース層４ａと、このｐ+ 型ベース
層４ａの表面に選択的に形成されたｎ+ 型ソース層５
と、ｐ- 型活性層３の表面に選択的に形成され、絶縁層
２に達しないｎ型オフセット層７と、このｎ型オフセッ
ト層７の表面に選択的に形成されたｎ+ 型ドレイン層６
と、ｎ+ 型ソース層５とｎ+ 型ドレイン層６との間の領
域上にゲート酸化膜１１を介して設けられたゲート電極
と１０を備え、ｎ型オフセット層７は、その拡散深さが
１〜２μｍで、そのドーズ量が２〜３×１０12ｃｍ-2で
あることを特徴とする。
きる高耐圧ＭＯＳＦＥＴを提供すること。 【構成】半導体基板１上に絶縁層２を介して設けられた
ｐ- 型活性層３と、このｐ- 型活性層３の表面に選択的
に形成されたｐ+ 型ベース層４ａと、このｐ+ 型ベース
層４ａの表面に選択的に形成されたｎ+ 型ソース層５
と、ｐ- 型活性層３の表面に選択的に形成され、絶縁層
２に達しないｎ型オフセット層７と、このｎ型オフセッ
ト層７の表面に選択的に形成されたｎ+ 型ドレイン層６
と、ｎ+ 型ソース層５とｎ+ 型ドレイン層６との間の領
域上にゲート酸化膜１１を介して設けられたゲート電極
と１０を備え、ｎ型オフセット層７は、その拡散深さが
１〜２μｍで、そのドーズ量が２〜３×１０12ｃｍ-2で
あることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴからなる
高耐圧半導体装置に関する。
高耐圧半導体装置に関する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。パワーＩＣの中でも駆動回路と制御回路とが一体化
されたものは、ディスプレー駆動装置や車載用ＩＣ等、
多くの用途に用いることができる。この種のパワーＩＣ
の出力段に用いられるＭＯＳＦＥＴには、高いドレイン
耐圧と低いオン抵抗が要求される。
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。パワーＩＣの中でも駆動回路と制御回路とが一体化
されたものは、ディスプレー駆動装置や車載用ＩＣ等、
多くの用途に用いることができる。この種のパワーＩＣ
の出力段に用いられるＭＯＳＦＥＴには、高いドレイン
耐圧と低いオン抵抗が要求される。
【０００３】図８は、従来の出力段に用いられる高耐圧
ＭＯＳＦＥＴの構造を示す素子断面図である。図中、７
１はｐ型半導体基板を示しており、このｐ型半導体基板
７１上には、高抵抗のｎ- 型活性層７２がエピタキシャ
ル成長されている。このｎ- 型活性層７２の表面には、
ｐ型ベース層７４ａおよび低抵抗のｐ+ 型ベース層７４
ｂが選択的に形成されており、これらベース層７４ａ，
７４ｂの表面には、ｎ+ 型ソース層７５が選択的に形成
されている。ｐ+ 型ベース層７４ｂおよびｎ+ 型ソース
層７５にはソース電極７８が設けられている。
ＭＯＳＦＥＴの構造を示す素子断面図である。図中、７
１はｐ型半導体基板を示しており、このｐ型半導体基板
７１上には、高抵抗のｎ- 型活性層７２がエピタキシャ
ル成長されている。このｎ- 型活性層７２の表面には、
ｐ型ベース層７４ａおよび低抵抗のｐ+ 型ベース層７４
ｂが選択的に形成されており、これらベース層７４ａ，
７４ｂの表面には、ｎ+ 型ソース層７５が選択的に形成
されている。ｐ+ 型ベース層７４ｂおよびｎ+ 型ソース
層７５にはソース電極７８が設けられている。
【０００４】また、ｎ- 型活性層７２の表面には、ｎ型
オフセット層７３が選択的に形成されており、このｎ型
オフセット層７３の表面には、ｎ+ 型ドレイン層７６が
選択的に形成されている。このｎ+ 型ドレイン層７６に
は、ドレイン電極７９が設けられている。
オフセット層７３が選択的に形成されており、このｎ型
オフセット層７３の表面には、ｎ+ 型ドレイン層７６が
選択的に形成されている。このｎ+ 型ドレイン層７６に
は、ドレイン電極７９が設けられている。
【０００５】また、ｎ+ 型ドレイン層７６とｎ+ 型ソー
ス層７５とで挟まれた領域上には、ゲート酸化膜８１を
介して、フィールドプレートを有するゲート電極８０が
設けられている。
ス層７５とで挟まれた領域上には、ゲート酸化膜８１を
介して、フィールドプレートを有するゲート電極８０が
設けられている。
【０００６】このように構成された高耐圧ＭＯＳＦＥＴ
によれば、ｎ+ 型ドレイン層７６がｎ型オフセット層７
３内に形成されているため、通常のＭＯＳＦＥＴに比べ
て耐圧が高くなる。
によれば、ｎ+ 型ドレイン層７６がｎ型オフセット層７
３内に形成されているため、通常のＭＯＳＦＥＴに比べ
て耐圧が高くなる。
【０００７】しかしながら、この種の高耐圧ＭＯＳＦＥ
Ｔにあっては、ｐ型半導体基板７１とｎ- 型活性層７２
とによるｐｎ接合分離が行なわれているが、素子間を十
分に絶縁分離できず、ノイズに対して弱いなどの問題が
あった。
Ｔにあっては、ｐ型半導体基板７１とｎ- 型活性層７２
とによるｐｎ接合分離が行なわれているが、素子間を十
分に絶縁分離できず、ノイズに対して弱いなどの問題が
あった。
【０００８】更に、ハイサイド・スイッチとして用いた
場合、オン状態においては、ｐ型半導体基板７１とｎ+
ドレイン層７６との間に電源電位が印加されるので、ｐ
型半導体基板７１とｎ- 型活性層７２との接合部から上
下方向に空乏層が広がり、オン抵抗が高くなるという問
題があった。
場合、オン状態においては、ｐ型半導体基板７１とｎ+
ドレイン層７６との間に電源電位が印加されるので、ｐ
型半導体基板７１とｎ- 型活性層７２との接合部から上
下方向に空乏層が広がり、オン抵抗が高くなるという問
題があった。
【０００９】
【発明が解決しようとする課題】上述の如く、従来の高
耐圧ＭＯＳＦＥＴは、必要な耐圧は確保できたが、素子
間の絶縁分離が不十分であった。また、ハイサイド・ス
イッチとして用いた場合には、素子内に空乏層が広が
り、オン抵抗が高くなるという問題があった。
耐圧ＭＯＳＦＥＴは、必要な耐圧は確保できたが、素子
間の絶縁分離が不十分であった。また、ハイサイド・ス
イッチとして用いた場合には、素子内に空乏層が広が
り、オン抵抗が高くなるという問題があった。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、耐圧、絶縁分離および
オン抵抗を同時に改善できる高耐圧半導体装置を提供す
ることにある。
ので、その目的とするところは、耐圧、絶縁分離および
オン抵抗を同時に改善できる高耐圧半導体装置を提供す
ることにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の高耐圧半導体装置は、表面が絶縁層であ
る基板上に高抵抗半導体層と、この高抵抗半導体層の表
面に選択的に形成された第１導電型ベース層と、この第
１導電型ベース層の表面に選択的に形成された第１の第
２導電型半導体層と、前記高抵抗半導体層の表面に選択
的に形成され、前記絶縁層に達しない第２導電型オフセ
ット層と、この第２導電型オフセット層の表面に選択的
に形成された第２の第２導電型半導体層と、前記第１の
第２導電型半導体層と前記第２の第２導電型半導体層と
の間の領域上にゲート絶縁膜を介して設けられたゲート
電極とを備え、前記第２導電型オフセット層は、その拡
散深さが１〜２μｍで、そのドーズ量が２〜３×１０12
ｃｍ-2であることを特徴とする。
めに、本発明の高耐圧半導体装置は、表面が絶縁層であ
る基板上に高抵抗半導体層と、この高抵抗半導体層の表
面に選択的に形成された第１導電型ベース層と、この第
１導電型ベース層の表面に選択的に形成された第１の第
２導電型半導体層と、前記高抵抗半導体層の表面に選択
的に形成され、前記絶縁層に達しない第２導電型オフセ
ット層と、この第２導電型オフセット層の表面に選択的
に形成された第２の第２導電型半導体層と、前記第１の
第２導電型半導体層と前記第２の第２導電型半導体層と
の間の領域上にゲート絶縁膜を介して設けられたゲート
電極とを備え、前記第２導電型オフセット層は、その拡
散深さが１〜２μｍで、そのドーズ量が２〜３×１０12
ｃｍ-2であることを特徴とする。
【００１２】
【作用】本発明によれば、絶縁層上に素子を形成してい
るので、従来のｐｎ接合分離よりも確実に素子間を分離
できる。更に、本発明者等の研究によれば、上記の如き
に第２導電型オフセット層の不純物濃度および深さを選
べば、耐圧およびオン抵抗について良好な結果が得られ
ることが分かった。したがって、本発明によれば、絶縁
分離、耐圧およびオン抵抗を同時に改善できる。
るので、従来のｐｎ接合分離よりも確実に素子間を分離
できる。更に、本発明者等の研究によれば、上記の如き
に第２導電型オフセット層の不純物濃度および深さを選
べば、耐圧およびオン抵抗について良好な結果が得られ
ることが分かった。したがって、本発明によれば、絶縁
分離、耐圧およびオン抵抗を同時に改善できる。
【００１３】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係わる高耐圧ＭＯ
ＳＦＥＴの素子構造を示す素子断面図である。
る。図１は、本発明の第１の実施例に係わる高耐圧ＭＯ
ＳＦＥＴの素子構造を示す素子断面図である。
【００１４】図中、１は半導体基板を示しており、この
半導体基板１上には、絶縁層２を介して、高抵抗のｐ-
型活性層３が設けられている。このｐ- 型活性層３は、
例えば、エピタキシャル成長法により形成する。このｐ
- 型活性層３の表面には、パンチスールー防止用の低抵
抗のｐ+ 型ベース層４ａ、およびｐチャネル形成用のｐ
型ベース層４ｂが選択的に形成されており、これらベー
ス層４ａ，４ｂの表面には、ｎ+ 型ソース層５が選択的
に形成されている。ｐ+ 型ベース層４ｂおよびｎ+ 型ソ
ース層５にはソース電極８が設けられている。
半導体基板１上には、絶縁層２を介して、高抵抗のｐ-
型活性層３が設けられている。このｐ- 型活性層３は、
例えば、エピタキシャル成長法により形成する。このｐ
- 型活性層３の表面には、パンチスールー防止用の低抵
抗のｐ+ 型ベース層４ａ、およびｐチャネル形成用のｐ
型ベース層４ｂが選択的に形成されており、これらベー
ス層４ａ，４ｂの表面には、ｎ+ 型ソース層５が選択的
に形成されている。ｐ+ 型ベース層４ｂおよびｎ+ 型ソ
ース層５にはソース電極８が設けられている。
【００１５】また、ｐ- 型活性層３の表面には、ｎ型オ
フセット層７が選択的に形成されている。このｎ型オフ
セット層７は、例えば、ドーズ量２〜５×１０12ｃｍ-2
の条件でドナーとなるイオンを注入した後、熱処理によ
って浅い拡散を行なって形成する。このｎ型オフセット
層７の表面には、ｎ+ 型ドレイン層６が選択的に形成さ
れている。このｎ+ 型ドレイン層６にはドレイン電極９
が設けられている。
フセット層７が選択的に形成されている。このｎ型オフ
セット層７は、例えば、ドーズ量２〜５×１０12ｃｍ-2
の条件でドナーとなるイオンを注入した後、熱処理によ
って浅い拡散を行なって形成する。このｎ型オフセット
層７の表面には、ｎ+ 型ドレイン層６が選択的に形成さ
れている。このｎ+ 型ドレイン層６にはドレイン電極９
が設けられている。
【００１６】また、ｎ+ 型ソース層５とｎ- 型ドレイン
層６とで挟まれた領域上には、厚さ１５ｎｍ程度のゲー
ト酸化膜１１を介してゲート電極１０が設けられてい
る。このゲート電極１０はフィールドプレートを有し、
このフィールドプレートはゲート部のドレイン端におけ
る電界を弱める働きを行なっている。
層６とで挟まれた領域上には、厚さ１５ｎｍ程度のゲー
ト酸化膜１１を介してゲート電極１０が設けられてい
る。このゲート電極１０はフィールドプレートを有し、
このフィールドプレートはゲート部のドレイン端におけ
る電界を弱める働きを行なっている。
【００１７】このように構成された高耐圧ＭＯＳＦＥＴ
によれば、ｎ+ 型ドレイン層６がｎ型オフセット層７内
に形成されているため、通常のＭＯＳＦＥＴに比べて耐
圧が高くなるのは勿論のこと、半導体基板１上に絶縁層
２を介して素子が形成され、つまり、ＳＯＩ基板上に素
子が形成されているので、従来に比べて、素子間の分離
が完全なものになる。
によれば、ｎ+ 型ドレイン層６がｎ型オフセット層７内
に形成されているため、通常のＭＯＳＦＥＴに比べて耐
圧が高くなるのは勿論のこと、半導体基板１上に絶縁層
２を介して素子が形成され、つまり、ＳＯＩ基板上に素
子が形成されているので、従来に比べて、素子間の分離
が完全なものになる。
【００１８】更に、上記の如きにｎ型オフセット層７の
不純物濃度および深さを選んでいるので、耐圧およびオ
ン抵抗の両方を改善できる。図５，図６は、そのことを
示す実験データである。
不純物濃度および深さを選んでいるので、耐圧およびオ
ン抵抗の両方を改善できる。図５，図６は、そのことを
示す実験データである。
【００１９】図５は、拡散深さをパラメータとしたとき
のオフセット領域へのドーズ量と耐圧との関係を示す特
性図である。この図５からドーズ量が３×１０12ｃｍ-2
以上になると耐圧は拡散深さによらずに急激に低下す
る。また、拡散深さが１μｍ以下だと耐圧のピークも低
く、最適なドーズ量の領域も狭い。したがって、必要な
耐圧を得るためには少なくとも１μｍ，より好ましくは
１．５μｍ以上の拡散深さが必要である。そして、ドー
ズ量が２〜３×１０12ｃｍ-2の範囲にあれば、十分な耐
圧を得ることが可能である。
のオフセット領域へのドーズ量と耐圧との関係を示す特
性図である。この図５からドーズ量が３×１０12ｃｍ-2
以上になると耐圧は拡散深さによらずに急激に低下す
る。また、拡散深さが１μｍ以下だと耐圧のピークも低
く、最適なドーズ量の領域も狭い。したがって、必要な
耐圧を得るためには少なくとも１μｍ，より好ましくは
１．５μｍ以上の拡散深さが必要である。そして、ドー
ズ量が２〜３×１０12ｃｍ-2の範囲にあれば、十分な耐
圧を得ることが可能である。
【００２０】図６はドーズ量を２．７×１０12ｃｍ-2と
したときの拡散深さとオン抵抗との関係を示す特性図で
ある。この図６より拡散深さ１．５〜２μｍまでは深く
なるにつれてオン抵抗が減少するがそれ以上になるとオ
ン抵抗は増加することが分かる。
したときの拡散深さとオン抵抗との関係を示す特性図で
ある。この図６より拡散深さ１．５〜２μｍまでは深く
なるにつれてオン抵抗が減少するがそれ以上になるとオ
ン抵抗は増加することが分かる。
【００２１】以上の結果をまとめると、ｎ型オフセット
層７は、拡散深さが１〜２μｍ、ドーズ量が２〜３×１
０12ｃｍ-2であれば、オン抵抗および耐圧の改善につい
て両立できる。
層７は、拡散深さが１〜２μｍ、ドーズ量が２〜３×１
０12ｃｍ-2であれば、オン抵抗および耐圧の改善につい
て両立できる。
【００２２】図７に、ｐ型基板の濃度をパラメータとし
たきのドーズ量と耐圧との関係を示す特性図を示してお
く。ドーズ量を増やしていくと、大体２×１０12ｃｍ-2
を越えると急速に耐圧は低下する。ｐ型基板の濃度を上
げていくと、耐圧が低下するドーズ量を増やすことがで
き、オン抵抗の低減が図れる。しかし、ｐ型基板の濃度
が１×１０16ｃｍ-2を越えると耐圧が低下するので、ｐ
型基板の濃度は１×１０16ｃｍ-2付近が良い。
たきのドーズ量と耐圧との関係を示す特性図を示してお
く。ドーズ量を増やしていくと、大体２×１０12ｃｍ-2
を越えると急速に耐圧は低下する。ｐ型基板の濃度を上
げていくと、耐圧が低下するドーズ量を増やすことがで
き、オン抵抗の低減が図れる。しかし、ｐ型基板の濃度
が１×１０16ｃｍ-2を越えると耐圧が低下するので、ｐ
型基板の濃度は１×１０16ｃｍ-2付近が良い。
【００２３】以上述べたように本実施例によれば、ＳＯ
Ｉ基板の採用と、ｎ型オフセット層７の最適化により、
ハイサイド・スイッチングに用いても、オン抵抗を上げ
ること無く、高いドレイン耐圧を達成できる高耐圧ＭＯ
ＳＦＥＴが得られる。
Ｉ基板の採用と、ｎ型オフセット層７の最適化により、
ハイサイド・スイッチングに用いても、オン抵抗を上げ
ること無く、高いドレイン耐圧を達成できる高耐圧ＭＯ
ＳＦＥＴが得られる。
【００２４】図２は、本発明の第２の実施例に係わる高
耐圧ＭＯＳＦＥＴの素子構造を示す素子断面図である。
本実施例の高耐圧ＭＯＳＦＥＴが先の実施例のそれと異
なる点は、ｎ型オフセット層７ａがｐ+ 型ベース層４ｂ
の下部にまで延びていることにある。このようなｎ型オ
フセット層７ａは、基板全面に対してイオン注入を行な
うことにより、容易に作成できる。このように構成され
た高耐圧ＭＯＳＦＥＴでも、先の実施例のそれと同様な
効果が得られる。
耐圧ＭＯＳＦＥＴの素子構造を示す素子断面図である。
本実施例の高耐圧ＭＯＳＦＥＴが先の実施例のそれと異
なる点は、ｎ型オフセット層７ａがｐ+ 型ベース層４ｂ
の下部にまで延びていることにある。このようなｎ型オ
フセット層７ａは、基板全面に対してイオン注入を行な
うことにより、容易に作成できる。このように構成され
た高耐圧ＭＯＳＦＥＴでも、先の実施例のそれと同様な
効果が得られる。
【００２５】図３は、本発明の第３の実施例に係わる高
耐圧ＭＯＳＦＥＴの素子構造を示す素子断面図である。
本実施例の高耐圧ＭＯＳＦＥＴが第１の実施例のそれと
異なる点は、ｎ型オフセット層７ｂの濃度プロファイル
にある。すなわち、ｎ型オフセット層７ｂの濃度ピーク
が表面よりも深い位置にある。このようなｎ型オフセッ
ト層７ｂは、加速エネルギーを高くしてイオン注入すれ
ば形成できる。また、ｎ型オフセット層７ｂの濃度ピー
クが深くなるので、ｎ+ ドレイン層６ａも深く形成して
ある。
耐圧ＭＯＳＦＥＴの素子構造を示す素子断面図である。
本実施例の高耐圧ＭＯＳＦＥＴが第１の実施例のそれと
異なる点は、ｎ型オフセット層７ｂの濃度プロファイル
にある。すなわち、ｎ型オフセット層７ｂの濃度ピーク
が表面よりも深い位置にある。このようなｎ型オフセッ
ト層７ｂは、加速エネルギーを高くしてイオン注入すれ
ば形成できる。また、ｎ型オフセット層７ｂの濃度ピー
クが深くなるので、ｎ+ ドレイン層６ａも深く形成して
ある。
【００２６】本実施例によれば、表面よりも深い領域に
電流が流れるため、表面抵抗の影響を受けなくなり、耐
圧を保ったまま更にオン抵抗を低くできる。図４は、本
発明の第４の実施例に係わる高耐圧ＭＯＳＦＥＴの素子
構造を示す素子断面図である。
電流が流れるため、表面抵抗の影響を受けなくなり、耐
圧を保ったまま更にオン抵抗を低くできる。図４は、本
発明の第４の実施例に係わる高耐圧ＭＯＳＦＥＴの素子
構造を示す素子断面図である。
【００２７】本実施例の高耐圧ＭＯＳＦＥＴが第１の実
施例のそれと異なる点は、ゲートおよびフィールドプレ
ートのエッジ部のｎ型オフセット層７ｃのｎ型不純物濃
度が、他の部分のｎ型オフセット層７のそれよりも低く
なっていることにある。このようなｎ型オフセット層７
は、例えば、ｎ型オフセット層７ｃの部分にマスクをつ
けてイオン注入を行なえば形成できる。
施例のそれと異なる点は、ゲートおよびフィールドプレ
ートのエッジ部のｎ型オフセット層７ｃのｎ型不純物濃
度が、他の部分のｎ型オフセット層７のそれよりも低く
なっていることにある。このようなｎ型オフセット層７
は、例えば、ｎ型オフセット層７ｃの部分にマスクをつ
けてイオン注入を行なえば形成できる。
【００２８】本実施例によれば、ｎ型オフセット層７ｃ
がガードリングとして機能するので、オフセット層７の
ｎ型不純物の濃度を高くできる。このため、オフセット
層７の総ドーズ量を増加できるので、耐圧を保ったまま
更にオン抵抗を低くできる。
がガードリングとして機能するので、オフセット層７の
ｎ型不純物の濃度を高くできる。このため、オフセット
層７の総ドーズ量を増加できるので、耐圧を保ったまま
更にオン抵抗を低くできる。
【００２９】なお、ｎ型オフセット層７ｃの代わりに、
低濃度のｐ- 型半導体層を用いても良い。以上四つの実
施例について説明したが、本発明は上述した実施例に限
定されるものではない。
低濃度のｐ- 型半導体層を用いても良い。以上四つの実
施例について説明したが、本発明は上述した実施例に限
定されるものではない。
【００３０】例えば、ソース層，ドレイン層その他の半
導体層の導電型を全て逆導電型にしても良い。なお、活
性層の導電型は、他の半導体層の導電型に関係なく、ｐ
型およびｎ型のどちらでも良い。また、上記実施例を組
み合わせても良い。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施できる。
導体層の導電型を全て逆導電型にしても良い。なお、活
性層の導電型は、他の半導体層の導電型に関係なく、ｐ
型およびｎ型のどちらでも良い。また、上記実施例を組
み合わせても良い。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施できる。
【００３１】
【発明の効果】以上詳述したように本発明によれば、耐
圧を保ったまま、絶縁分離およびオン抵抗を改善できる
高耐圧ＭＯＳＦＥＴが得られる。
圧を保ったまま、絶縁分離およびオン抵抗を改善できる
高耐圧ＭＯＳＦＥＴが得られる。
【図１】本発明の第１の実施例に係わる高耐圧ＭＯＳＦ
ＥＴの素子構造を示す素子断面図
ＥＴの素子構造を示す素子断面図
【図２】本発明の第１の実施例に係わる高耐圧ＭＯＳＦ
ＥＴの素子構造を示す素子断面図
ＥＴの素子構造を示す素子断面図
【図３】本発明の第１の実施例に係わる高耐圧ＭＯＳＦ
ＥＴの素子構造を示す素子断面図
ＥＴの素子構造を示す素子断面図
【図４】本発明の第１の実施例に係わる高耐圧ＭＯＳＦ
ＥＴの素子構造を示す素子断面図
ＥＴの素子構造を示す素子断面図
【図５】ドーズ量と耐圧との関係を示す特性図
【図６】拡散深さとオン抵抗との関係を示す特性図
【図７】ｐ型基板の濃度をパラメータとしたきのドーズ
量と耐圧との関係を示す特性図
量と耐圧との関係を示す特性図
【図８】従来の出力段に用いられる高耐圧ＭＯＳＦＥＴ
の構造を示す素子断面図
の構造を示す素子断面図
１…半導体基板 ２…絶縁層 ３…ｐ- 型活性層（高抵抗半導体層） ４ａ…ｐ+ 型ベース層（第１導電型ベース層） ４ｂ…ｐ型ベース層（第１導電型ベース層） ５…ｎ+ 型ソース層（第１の第２導電型半導体層） ６，６ａ…ｎ+ 型ドレイン層（第２の第２導電型半導体
層） ７，７ａ，７ｂ，７ｃ…ｎ型オフセット層（第２導電型
オフセット層） ８…ソース電極 ９…ドレイン電極 １０…ゲート電極 １１…ゲート酸化膜
層） ７，７ａ，７ｂ，７ｃ…ｎ型オフセット層（第２導電型
オフセット層） ８…ソース電極 ９…ドレイン電極 １０…ゲート電極 １１…ゲート酸化膜
Claims (1)
- 【請求項１】表面が絶縁層である基板上に高抵抗半導体
層と、 この高抵抗半導体層の表面に選択的に形成された第１導
電型ベース層と、 この第１導電型ベース層の表面に選択的に形成された第
１の第２導電型半導体層と、 前記高抵抗半導体層の表面に選択的に形成され、前記絶
縁層に達しない第２導電型オフセット層と、 この第２導電型オフセット層の表面に選択的に形成され
た第２の第２導電型半導体層と、 前記第１の第２導電型半導体層と前記第２の第２導電型
半導体層との間の領域上にゲート絶縁膜を介して設けら
れたゲート電極とを具備してなり、 前記第２導電型オフセット層は、その拡散深さが１〜２
μｍで、そのドーズ量が２〜３×１０12ｃｍ-2であるこ
とを特徴とする高耐圧半導体装置。
Priority Applications (2)
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|---|---|---|---|
| JP23128193A JP3217554B2 (ja) | 1993-09-17 | 1993-09-17 | 高耐圧半導体装置 |
| US08/425,246 US5548150A (en) | 1993-03-10 | 1995-04-17 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23128193A JP3217554B2 (ja) | 1993-09-17 | 1993-09-17 | 高耐圧半導体装置 |
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| Publication Number | Publication Date |
|---|---|
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ID=16921150
Family Applications (1)
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|---|---|
| JP (1) | JP3217554B2 (ja) |
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-
1993
- 1993-09-17 JP JP23128193A patent/JP3217554B2/ja not_active Expired - Fee Related
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