JPH0658923B2 - 半導体チツプの実装方法 - Google Patents
半導体チツプの実装方法Info
- Publication number
- JPH0658923B2 JPH0658923B2 JP62027908A JP2790887A JPH0658923B2 JP H0658923 B2 JPH0658923 B2 JP H0658923B2 JP 62027908 A JP62027908 A JP 62027908A JP 2790887 A JP2790887 A JP 2790887A JP H0658923 B2 JPH0658923 B2 JP H0658923B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- substrate
- solder
- conductor
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、はんだバンプを有する半導体チップをセラミ
ックなどの絶縁基板の両面に取り付け、バンプを基板上
の導体部と接続するフリップチップ方式の半導体チップ
の実装方法に関する。
ックなどの絶縁基板の両面に取り付け、バンプを基板上
の導体部と接続するフリップチップ方式の半導体チップ
の実装方法に関する。
半導体チップのはんだバンプを絶縁基板上の少なくとも
表面がはんだよりなる導体部に位置合わせし、はんだを
リフローさせて融着するフリップチップ方式はよく知ら
れている。第２図はそのような実装方法の一例を示し、
セラミック基板１上にはんだペーストを印刷して導体部
２を形成し、この上にチップ３をはんだバンプ４のある
面を下向きにして載せ、バンプ４が導体部２に接するよ
うにしたのち、加熱炉に入れてはんだをリフローさせて
融着する。この場合、導体部２とバンプ４の位置が多少
ずれていても、はんだの表面張力によって接続が行われ
るセルフアライン機能がある。
表面がはんだよりなる導体部に位置合わせし、はんだを
リフローさせて融着するフリップチップ方式はよく知ら
れている。第２図はそのような実装方法の一例を示し、
セラミック基板１上にはんだペーストを印刷して導体部
２を形成し、この上にチップ３をはんだバンプ４のある
面を下向きにして載せ、バンプ４が導体部２に接するよ
うにしたのち、加熱炉に入れてはんだをリフローさせて
融着する。この場合、導体部２とバンプ４の位置が多少
ずれていても、はんだの表面張力によって接続が行われ
るセルフアライン機能がある。
高密度実装のために基板の両面にチップを実装する場合
には、絶縁基板両面に融点の異なるはんだを用いて導体
部を形成する。すなわち、先ず高融点のはんだのペース
トを用いて基板の一面に導体部を形成したのちチップを
載せ、リフロー炉においてチップのバンプと導体部を融
着させる。次に基板の他面に低融点のはんだのペースト
を用いて導体部を形成し、その面を上にしてその上にチ
ップを載せ、最初に用いたリフロー炉より温度の低いリ
フロー炉において他面側の導体部とチップのバンプとを
融着させる。
には、絶縁基板両面に融点の異なるはんだを用いて導体
部を形成する。すなわち、先ず高融点のはんだのペース
トを用いて基板の一面に導体部を形成したのちチップを
載せ、リフロー炉においてチップのバンプと導体部を融
着させる。次に基板の他面に低融点のはんだのペースト
を用いて導体部を形成し、その面を上にしてその上にチ
ップを載せ、最初に用いたリフロー炉より温度の低いリ
フロー炉において他面側の導体部とチップのバンプとを
融着させる。
このような両面実装方法には次の問題がある。
(1)２種類のはんだペーストおよびリフロー炉が必要で
ある。
ある。
(2)工程時間が長い。
(3)高融点のはんだが使用される側の基板面には、耐熱
性の低い他の電子部品、例えばコンデンサ，抵抗などを
実装することができない。
性の低い他の電子部品、例えばコンデンサ，抵抗などを
実装することができない。
本発明の目的は、上述の問題を解決し、低融点のはんだ
のみを使用して１回のリフロー工程で同時に基板の両面
にチップを実装することのできる半導体チップの実装方
法を提供することにある。
のみを使用して１回のリフロー工程で同時に基板の両面
にチップを実装することのできる半導体チップの実装方
法を提供することにある。
上記の目的を達成するために、本発明の方法は、絶縁基
板の両面にそれぞれ少なくとも表面層が同一材料のはん
だよりなる導体部を形成し、チップ支持治具の位置決め
用の凹部内に基板の面に実装されるチップを１個ずつ収
容してチップ下面中央を支持し、チップ支持治具上に前
記基板を載せてその一面の導体部を支持治具内の各チッ
プのバンプに近接ないし接触させ、次いで基板の他面上
に他のチップを載せて他面の導体部に各チップのバンプ
を近接ないし接触させ、しかるのちリフロー炉中におい
て導体部とバンプとを融着させるものとする。
板の両面にそれぞれ少なくとも表面層が同一材料のはん
だよりなる導体部を形成し、チップ支持治具の位置決め
用の凹部内に基板の面に実装されるチップを１個ずつ収
容してチップ下面中央を支持し、チップ支持治具上に前
記基板を載せてその一面の導体部を支持治具内の各チッ
プのバンプに近接ないし接触させ、次いで基板の他面上
に他のチップを載せて他面の導体部に各チップのバンプ
を近接ないし接触させ、しかるのちリフロー炉中におい
て導体部とバンプとを融着させるものとする。
絶縁基板の両面に形成された少なくとも表面が同一材料
のはんだよりなる導体部には、下面では治具の位置決め
用凹部内に収容されたチップ、上面には上に載せられた
チップのはんだバンプがそれぞれ接触ないし近接してい
るので、はんだのリフローによって一回の加熱で両面に
おいてチップのバンプと導体部とを融着させることがで
き、高温のはんだおよび高温のリフロー炉を用いる必要
がない。
のはんだよりなる導体部には、下面では治具の位置決め
用凹部内に収容されたチップ、上面には上に載せられた
チップのはんだバンプがそれぞれ接触ないし近接してい
るので、はんだのリフローによって一回の加熱で両面に
おいてチップのバンプと導体部とを融着させることがで
き、高温のはんだおよび高温のリフロー炉を用いる必要
がない。
第１図は本発明の一実施例を示し、第２図と共通の部分
には同一の符号が付されている。チップ支持治具５は凹
部６を有し、この凹部６は、その中に収容された半導体
チップ３は凹部底面中央の支持体７に支えられ、上面の
はんだバンプ４が絶縁基板１の下面にはんだペーストの
印刷により形成された導体部２に接触するような位置に
設けられている。基板１の上面には、下面と同時にはん
だペーストの印刷により形成された導体部２の上に、バ
ンプ４が接触するようにチップ３が載せられている。こ
のように配置された基板１およびチップ３をチップ支持
治具５と共にリフロー炉に入れて加熱することにより、
各チップのバンプ４と上下両面の導体部２が融着する。
支持治具５には基板１の周辺の下側に段部８が形成さ
れ、リフローの際基板１が低下し過ぎて融着部がつぶさ
れるのを防ぐ。リフロー前にすべてのバンプ４と導体部
２が接触していなくても、リフロー時のはんだの変形に
よって接触し、セルフアライン機能を伴って正常な位置
での各バンプ４と導体部２の接続が行われる。下面側の
チップ３はそれぞれ支持体７により中央部の１点のみで
支えられているので、セルフアライン機能の働く際のチ
ップの変位が妨げられることがない。但し、凹部６の幅
はチップ３の寸法より100μｍ大きい程度にとどめる。
には同一の符号が付されている。チップ支持治具５は凹
部６を有し、この凹部６は、その中に収容された半導体
チップ３は凹部底面中央の支持体７に支えられ、上面の
はんだバンプ４が絶縁基板１の下面にはんだペーストの
印刷により形成された導体部２に接触するような位置に
設けられている。基板１の上面には、下面と同時にはん
だペーストの印刷により形成された導体部２の上に、バ
ンプ４が接触するようにチップ３が載せられている。こ
のように配置された基板１およびチップ３をチップ支持
治具５と共にリフロー炉に入れて加熱することにより、
各チップのバンプ４と上下両面の導体部２が融着する。
支持治具５には基板１の周辺の下側に段部８が形成さ
れ、リフローの際基板１が低下し過ぎて融着部がつぶさ
れるのを防ぐ。リフロー前にすべてのバンプ４と導体部
２が接触していなくても、リフロー時のはんだの変形に
よって接触し、セルフアライン機能を伴って正常な位置
での各バンプ４と導体部２の接続が行われる。下面側の
チップ３はそれぞれ支持体７により中央部の１点のみで
支えられているので、セルフアライン機能の働く際のチ
ップの変位が妨げられることがない。但し、凹部６の幅
はチップ３の寸法より100μｍ大きい程度にとどめる。
第３図は別の実施例を示し、第１図の実施例と異なる点
は、支持治具５の凹部内でチップ３はピン９によって支
えられていることである。支持ピン９はばね10により各
チップ３を一定の圧力で上方へ押し上げる構造となって
いる。こうすることによって、チップ３の厚さのばらつ
きを吸収できる利点が得られる。
は、支持治具５の凹部内でチップ３はピン９によって支
えられていることである。支持ピン９はばね10により各
チップ３を一定の圧力で上方へ押し上げる構造となって
いる。こうすることによって、チップ３の厚さのばらつ
きを吸収できる利点が得られる。
なお、絶縁基板１上の導体部は、上の実施例のようには
んだのみよりなるものでなく、他の材料よりなる導体上
に予備はんだを施したものであってもよい。
んだのみよりなるものでなく、他の材料よりなる導体上
に予備はんだを施したものであってもよい。
本発明によれば、絶縁基板の下面に実装する半導体チッ
プを支持治具の凹部によって位置決めすることにより、
上面上に載せられたチップと共に１回のリフロー工程で
各チップのはんだバンプと基板両面の導体部との融着，
接続を行なうことができる。従って、はんだの融点は任
意に選定できるので、リフロー温度を高温にする必要が
なく、他の電子部品を損なうおそれなしに半導体チップ
のフリップチップ方式による両面実装が可能となる。
プを支持治具の凹部によって位置決めすることにより、
上面上に載せられたチップと共に１回のリフロー工程で
各チップのはんだバンプと基板両面の導体部との融着，
接続を行なうことができる。従って、はんだの融点は任
意に選定できるので、リフロー温度を高温にする必要が
なく、他の電子部品を損なうおそれなしに半導体チップ
のフリップチップ方式による両面実装が可能となる。
第１図は本発明の一実施例において治具にセットされた
状態での断面図、第２図はフリップチップ方式の実装を
示す斜視図、第３図は本発明の別の実施例において治具
にセットされた状態での断面図である。 １：絶縁基板、２：導体部、３：半導体チップ、４：は
んだバンプ、５：支持治具、６：凹部、７：支持体、
９：ピン。
状態での断面図、第２図はフリップチップ方式の実装を
示す斜視図、第３図は本発明の別の実施例において治具
にセットされた状態での断面図である。 １：絶縁基板、２：導体部、３：半導体チップ、４：は
んだバンプ、５：支持治具、６：凹部、７：支持体、
９：ピン。
Claims (1)
- 【請求項１】はんだバンプを有する半導体チップを絶縁
基板の両面に取り付け、バンプを基板上の導体部と接続
する方法であって、絶縁基板の両面に少なくとも表面層
が同一材料のはんだよりなる導体部を形成し、チップ支
持治具の位置決め用凹部内に基板の一面に実装されるチ
ップを１個ずつ収容してチップ下面中央を支持し、該チ
ップ支持治具上に前記基板を載せて該基板の一面の導体
部を支持治具内の各チップのバンプに近接ないし接触さ
せ、次いで前記基板の他面上に他のチップを載せて基板
の他面の導体部に各チップのバンプを近接ないし接触さ
せ、しかるのちリフロー炉中において各導体部と各バン
プとを融着させることを特徴とする半導体チップの実装
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027908A JPH0658923B2 (ja) | 1987-02-09 | 1987-02-09 | 半導体チツプの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027908A JPH0658923B2 (ja) | 1987-02-09 | 1987-02-09 | 半導体チツプの実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63194342A JPS63194342A (ja) | 1988-08-11 |
| JPH0658923B2 true JPH0658923B2 (ja) | 1994-08-03 |
Family
ID=12233982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62027908A Expired - Lifetime JPH0658923B2 (ja) | 1987-02-09 | 1987-02-09 | 半導体チツプの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658923B2 (ja) |
-
1987
- 1987-02-09 JP JP62027908A patent/JPH0658923B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63194342A (ja) | 1988-08-11 |
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