JPH0658954B2 - ▲ｉｉｉ▼―ｖ族化合物半導体デバイス及びその形成方法 - Google Patents
▲ｉｉｉ▼―ｖ族化合物半導体デバイス及びその形成方法Info
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- JPH0658954B2 JPH0658954B2 JP61286892A JP28689286A JPH0658954B2 JP H0658954 B2 JPH0658954 B2 JP H0658954B2 JP 61286892 A JP61286892 A JP 61286892A JP 28689286 A JP28689286 A JP 28689286A JP H0658954 B2 JPH0658954 B2 JP H0658954B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
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Description
【発明の詳細な説明】 Ａ．産業上の利用分野 この発明は、低抵抗の接点を有する半導体デバイスの製
造に関するものであり、特に少量のインジウムを含有し
ており、低抵抗の電流経路をもたらす、熱的に安定した
非合金接点の構造に関するものである。
造に関するものであり、特に少量のインジウムを含有し
ており、低抵抗の電流経路をもたらす、熱的に安定した
非合金接点の構造に関するものである。
Ｂ．従来技術 半導体デバイスは低抵抗接点を用いて、半導体材料と半
導体材料外部の電気回路との間に導電路を与えることが
頻繁にある。電界効果トランジスタ（ＦＥＴ）は、低抵
抗接点を有する半導体デバイスの一般的な例である。低
抵抗トランジスタ接点はオーム接点といわれる形態のも
のであり、トランジスタのソース端子およびドレン端子
の形成に使用されるものである。低抵抗接点は半導体に
対する経路を形成し、大幅な電圧降下を起こさずに、半
導体との間に電流を流すことを可能とするものである。
導体材料外部の電気回路との間に導電路を与えることが
頻繁にある。電界効果トランジスタ（ＦＥＴ）は、低抵
抗接点を有する半導体デバイスの一般的な例である。低
抵抗トランジスタ接点はオーム接点といわれる形態のも
のであり、トランジスタのソース端子およびドレン端子
の形成に使用されるものである。低抵抗接点は半導体に
対する経路を形成し、大幅な電圧降下を起こさずに、半
導体との間に電流を流すことを可能とするものである。
この明細書で特に取り上げる半導体材料は、ガリウム・
ヒ素（ＧａＡｓ）である。ＧａＡｓおよび関連したIII
−Ｖ族化合物半導体に対する低抵抗接点は、多くの高性
能光学、マイクロウエーブおよび論理装置の製造に必須
のものである。一般に使用されるｎ−ＧａＡｓへの低抵
抗接点は、金−ニツケル−ゲルマニウム（Ａｕ−Ｎｉ−
Ｇｅ）合金系で構成されており、これは０．２−１．０
Ω−mmの範囲の接点抵抗をもたらす。ＧａＡｓへの接点
の構成に頻繁に使用される他の材料は、ケイ化タングス
テン、および金、チタンおよびプラチナの層である。
ヒ素（ＧａＡｓ）である。ＧａＡｓおよび関連したIII
−Ｖ族化合物半導体に対する低抵抗接点は、多くの高性
能光学、マイクロウエーブおよび論理装置の製造に必須
のものである。一般に使用されるｎ−ＧａＡｓへの低抵
抗接点は、金−ニツケル−ゲルマニウム（Ａｕ−Ｎｉ−
Ｇｅ）合金系で構成されており、これは０．２−１．０
Ω−mmの範囲の接点抵抗をもたらす。ＧａＡｓへの接点
の構成に頻繁に使用される他の材料は、ケイ化タングス
テン、および金、チタンおよびプラチナの層である。
低抵抗接点および非オーム・ゲートの形成後、上記のＦ
ＥＴなどの半導体デバイスを製造し、実装する際に、デ
バイスは数分ないし数時間の間、高温、典型的な場合、
４００℃の温度に耐えることができなければならない。
長時間にわたるこのような加熱は抵抗を増加させる。た
とえば、Ａｕ−Ｎｉ−Ｇｅの接点の抵抗は、４００℃で
５時間の間接点を焼鈍した場合に、３倍に増加すること
が観察されている。これは、半導体材料中の構成金属原
子が接点材料中に拡散し、固容することに起因するもの
であると考えられている。
ＥＴなどの半導体デバイスを製造し、実装する際に、デ
バイスは数分ないし数時間の間、高温、典型的な場合、
４００℃の温度に耐えることができなければならない。
長時間にわたるこのような加熱は抵抗を増加させる。た
とえば、Ａｕ−Ｎｉ−Ｇｅの接点の抵抗は、４００℃で
５時間の間接点を焼鈍した場合に、３倍に増加すること
が観察されている。これは、半導体材料中の構成金属原
子が接点材料中に拡散し、固容することに起因するもの
であると考えられている。
低抵抗接点を構成する場合、材料の配合を適切に選択
し、かつ低抵抗接点に使用される材料を付着する前に、
基板を清浄化することによつて、抵抗が最適となる。現
在利用できる手法を用いて、許容できる低い値の抵抗を
有する低抵抗接点を得ることができるが、長時間の加熱
によつて、抵抗が増加するという上記の問題が、現在使
用されている低抵抗接点の用途を制限している。
し、かつ低抵抗接点に使用される材料を付着する前に、
基板を清浄化することによつて、抵抗が最適となる。現
在利用できる手法を用いて、許容できる低い値の抵抗を
有する低抵抗接点を得ることができるが、長時間の加熱
によつて、抵抗が増加するという上記の問題が、現在使
用されている低抵抗接点の用途を制限している。
Ｃ．発明が解決しようとする問題点 この発明の目的は、長時間の間高温で（たとえば、何時
間もの間４００℃で）低い値の接点抵抗を維持できる接
点を与えることである。
間もの間４００℃で）低い値の接点抵抗を維持できる接
点を与えることである。
Ｄ．問題点を解決するための手段 半導体デバイスの製造時に、III−Ｖ族化合物半導体に
対する新しい型式の低抵抗接点を構成することによつ
て、上記の問題を解決し、他の利点を与える。この発明
によれば、低抵抗接点は、少量のインジウムが添加され
た導電性耐熱材料からなつている。少量のインジウムは
二次イオン質量分光測定によつて検出可能なものであつ
て、少なくとも導電性耐熱材料とIII−Ｖ族化合物半導
体層との界面の領域にあることが見出されている。導電
性耐熱材料を１層またはそれ以上の耐熱材料あるいは耐
熱材料の領域で構成してもよく、またIII−Ｖ族化合物
半導体層にｎ型またはｐ型の導電性を与えるのに有用な
ひとつまたはそれ以上のドーパント要素を含有していて
もよい。
対する新しい型式の低抵抗接点を構成することによつ
て、上記の問題を解決し、他の利点を与える。この発明
によれば、低抵抗接点は、少量のインジウムが添加され
た導電性耐熱材料からなつている。少量のインジウムは
二次イオン質量分光測定によつて検出可能なものであつ
て、少なくとも導電性耐熱材料とIII−Ｖ族化合物半導
体層との界面の領域にあることが見出されている。導電
性耐熱材料を１層またはそれ以上の耐熱材料あるいは耐
熱材料の領域で構成してもよく、またIII−Ｖ族化合物
半導体層にｎ型またはｐ型の導電性を与えるのに有用な
ひとつまたはそれ以上のドーパント要素を含有していて
もよい。
従来の低抵抗接点と対照的に、この発明の低抵抗接点
は、低温でIII−Ｖ族化合物半導体と合金を形成する金
またはスズなどの材料を含んでいない。そして、その接
点の形成後、６００−１２００℃の範囲の高温で、数秒
から数時間の範囲の時間の間焼鈍することによつて、接
点の抵抗を低くする。結果として生じる低抵抗接点は非
合金で、一様で、しかも熱的に安定したものである。接
点は高温において、長時間（たとえば、４００℃で数時
間）の間低い値の接点抵抗を維持ることができる。これ
は、かかる焼鈍において低抵抗接点と化合物半導体の界
面に形成されたインジウム拡散層が拡散障壁層として作
用るためである。
は、低温でIII−Ｖ族化合物半導体と合金を形成する金
またはスズなどの材料を含んでいない。そして、その接
点の形成後、６００−１２００℃の範囲の高温で、数秒
から数時間の範囲の時間の間焼鈍することによつて、接
点の抵抗を低くする。結果として生じる低抵抗接点は非
合金で、一様で、しかも熱的に安定したものである。接
点は高温において、長時間（たとえば、４００℃で数時
間）の間低い値の接点抵抗を維持ることができる。これ
は、かかる焼鈍において低抵抗接点と化合物半導体の界
面に形成されたインジウム拡散層が拡散障壁層として作
用るためである。
Ｅ．実施例 第１図は、半導体デバイス１０の一部を示すものであつ
て、このデバイスはトランジスタ、ダイオードその他の
型式の構成部品であつてよいものである。デバイス１０
は半導体材料１４上に配置され、デバイス１０に電気的
接続を与える接点１２を有している。接点１２はデバイ
ス１０を構成する際に必要とされる任意所望の抵抗値を
有することが可能である。しかしながら、通常、外部回
路とのデバイス１０の接続部の抵抗を最少限のものとす
ることが望ましいということに鑑み、この発明の好まし
い実施例は、約１Ω−mm未満という低抵抗の接点を構成
することを目的とする。
て、このデバイスはトランジスタ、ダイオードその他の
型式の構成部品であつてよいものである。デバイス１０
は半導体材料１４上に配置され、デバイス１０に電気的
接続を与える接点１２を有している。接点１２はデバイ
ス１０を構成する際に必要とされる任意所望の抵抗値を
有することが可能である。しかしながら、通常、外部回
路とのデバイス１０の接続部の抵抗を最少限のものとす
ることが望ましいということに鑑み、この発明の好まし
い実施例は、約１Ω−mm未満という低抵抗の接点を構成
することを目的とする。
この発明の主な特徴によれば、接点１２には熱的に安定
しており、正規の環境温度ならびに約４００℃の高温の
両方において抵抗値を維持するような特性が与えられ
る。これは導電性の耐熱材料の層１６の接点１２を構成
し、かつ層１６と半導体１４の間の界面２０の領域１８
に、低濃度のインジウムを拡散することによつて、達成
される。
しており、正規の環境温度ならびに約４００℃の高温の
両方において抵抗値を維持するような特性が与えられ
る。これは導電性の耐熱材料の層１６の接点１２を構成
し、かつ層１６と半導体１４の間の界面２０の領域１８
に、低濃度のインジウムを拡散することによつて、達成
される。
耐熱性と見なされる材料は、少くとも約８００℃までの
高い温度で溶融または昇華しないものである。この発明
の好ましい実施例で使用される耐熱材料には、タングス
テン（Ｗ）およびモリブデン（Ｍｏ）が含まれている。
この発明を構成するための他の導電性耐熱材料は、チタ
ン、ジルコニウム、ハフニウム、バナジウム、ニオビウ
ム、タンタル、レニウム、オスミウム、イリジウム、ル
ビジウムおよびコバルトを含むが、これらに限定される
ものではない。炭化タングステン、ケイ化タングステン
および炭化ボロンなどの導電性耐熱化合物を用いること
もできる。
高い温度で溶融または昇華しないものである。この発明
の好ましい実施例で使用される耐熱材料には、タングス
テン（Ｗ）およびモリブデン（Ｍｏ）が含まれている。
この発明を構成するための他の導電性耐熱材料は、チタ
ン、ジルコニウム、ハフニウム、バナジウム、ニオビウ
ム、タンタル、レニウム、オスミウム、イリジウム、ル
ビジウムおよびコバルトを含むが、これらに限定される
ものではない。炭化タングステン、ケイ化タングステン
および炭化ボロンなどの導電性耐熱化合物を用いること
もできる。
この発明の原理を、半導体１４にさまざまな型式の半導
体材料を使用することに適用できるが、主として関心の
あるのは、元素周期律表の第III族および第Ｖ族から選
択した元素で形成された半導体材料である。たとえば、
ガリウム・ヒ素（ＧａＡｓ）が、デバイス１０を構成す
るこの発明の好ましい実施例に用いられる。しかしなが
ら、理解しなければならないことは、ガリウム−アルミ
ニウム−ヒ素およびガリウム−インジウム−ヒ素などの
他のIII−Ｖ族半導体化合物も用いられることである。
ドーパント（必ずしも耐熱材料である必要はない）を半
導体１４に希望する場合、この発明の好ましい実施例
は、たとえば、ゲルマニウム（Ｇｅ）を用いたが、他の
周知のドーパントを用いてもかまわない。
体材料を使用することに適用できるが、主として関心の
あるのは、元素周期律表の第III族および第Ｖ族から選
択した元素で形成された半導体材料である。たとえば、
ガリウム・ヒ素（ＧａＡｓ）が、デバイス１０を構成す
るこの発明の好ましい実施例に用いられる。しかしなが
ら、理解しなければならないことは、ガリウム−アルミ
ニウム−ヒ素およびガリウム−インジウム−ヒ素などの
他のIII−Ｖ族半導体化合物も用いられることである。
ドーパント（必ずしも耐熱材料である必要はない）を半
導体１４に希望する場合、この発明の好ましい実施例
は、たとえば、ゲルマニウム（Ｇｅ）を用いたが、他の
周知のドーパントを用いてもかまわない。
第１図はこの発明を単純化したものを示しており、これ
は半導体１４を真空室内に置くことによつて構成され
る。この上に、インジウムの薄い層を周知の態様、たと
えば電子の入射ビームによつてインジウムが蒸発させら
れるインジウム源を使用することによつて、２５−５０
オングストロームの厚さまで付着させる。次いで、タン
グステンの層１６を、周知の手法によつてインジウム上
に付着させる。層１６の厚さは５００−１０００オング
ストロームであるが、必要に応じ、より厚いものを用い
てもかまわない。上記の構造をチツ化シリコンなどの高
温キヤツピング材料でキヤツプし、８００℃の温度で約
１０分間焼鈍する。焼鈍中に、図中領域１８で示すよう
に、インジウムは層１６のタングステン、および層１４
のガリウム・ヒ素の両方中へ拡散する。次いで、チツ化
シリコンのキヤツピング材料を除去し、第１図に示すよ
うに、接点１２を残す。構造のその他の詳細を、第２図
に示すこの発明の実施例に関連して示す。
は半導体１４を真空室内に置くことによつて構成され
る。この上に、インジウムの薄い層を周知の態様、たと
えば電子の入射ビームによつてインジウムが蒸発させら
れるインジウム源を使用することによつて、２５−５０
オングストロームの厚さまで付着させる。次いで、タン
グステンの層１６を、周知の手法によつてインジウム上
に付着させる。層１６の厚さは５００−１０００オング
ストロームであるが、必要に応じ、より厚いものを用い
てもかまわない。上記の構造をチツ化シリコンなどの高
温キヤツピング材料でキヤツプし、８００℃の温度で約
１０分間焼鈍する。焼鈍中に、図中領域１８で示すよう
に、インジウムは層１６のタングステン、および層１４
のガリウム・ヒ素の両方中へ拡散する。次いで、チツ化
シリコンのキヤツピング材料を除去し、第１図に示すよ
うに、接点１２を残す。構造のその他の詳細を、第２図
に示すこの発明の実施例に関連して示す。
第２図は部分的に完成した接点２２を示すものであり、
第１図の単純化された接点１２の代替実施例であつて、
この発明の好ましい実施例である。説明を容易とするた
め、この発明の原理をｎ型導電性の半導体材料ＧａＡｓ
を例として説明する。以下で開示するパラメータを、こ
の発明の理論にしたがつた他の型式の化合物半導体に適
するパラメータに変換できることが理解されよう。
第１図の単純化された接点１２の代替実施例であつて、
この発明の好ましい実施例である。説明を容易とするた
め、この発明の原理をｎ型導電性の半導体材料ＧａＡｓ
を例として説明する。以下で開示するパラメータを、こ
の発明の理論にしたがつた他の型式の化合物半導体に適
するパラメータに変換できることが理解されよう。
この発明によれば、第２図の構造はゲルマニウム、イン
ジウム、モリブデンおよびタングステンの層で形成さ
れ、これらの層はｎ型ＧａＡｓ半導体材料上に付着させ
られる。より詳細にいえば、接点２２はｎ型ＧａＡｓ材
料の層２４上に配置され、この層は第１図デバイスの構
成の層１４に対応している。接点２２はタングステンの
層２６、層２６の下に配置されたモリブデンの層２８、
およびインジウム層３０とＧａＡｓ層２４の間に配置さ
れたゲルマニウムの層３２で構成される。任意の標準的
な高純度材料付着方法、たとえば真空蒸着によつて、各
種の層を付着することができる。最初、ゲルマニウム層
３２をＧａＡｓ層２４上に、約１００オングストローム
の厚さまで付着させる。ゲルマニウムを選択したのは、
これがＧａＡｓに対するｎ型ドーパントとして機能でき
るからである。上述したように、ｎ型ＧａＡｓはこの実
施例で例として使用されたものである。この後、インジ
ウム層３０を５−１００オングストロームの範囲の厚さ
まで付着させる。次いで、モリブデン層２８をインジウ
ム層３０上に、約１００オングストロームの厚さまで付
着させ、その後タングステン層２６を約５００−１００
０オングストロームの厚さまで付着させる。
ジウム、モリブデンおよびタングステンの層で形成さ
れ、これらの層はｎ型ＧａＡｓ半導体材料上に付着させ
られる。より詳細にいえば、接点２２はｎ型ＧａＡｓ材
料の層２４上に配置され、この層は第１図デバイスの構
成の層１４に対応している。接点２２はタングステンの
層２６、層２６の下に配置されたモリブデンの層２８、
およびインジウム層３０とＧａＡｓ層２４の間に配置さ
れたゲルマニウムの層３２で構成される。任意の標準的
な高純度材料付着方法、たとえば真空蒸着によつて、各
種の層を付着することができる。最初、ゲルマニウム層
３２をＧａＡｓ層２４上に、約１００オングストローム
の厚さまで付着させる。ゲルマニウムを選択したのは、
これがＧａＡｓに対するｎ型ドーパントとして機能でき
るからである。上述したように、ｎ型ＧａＡｓはこの実
施例で例として使用されたものである。この後、インジ
ウム層３０を５−１００オングストロームの範囲の厚さ
まで付着させる。次いで、モリブデン層２８をインジウ
ム層３０上に、約１００オングストロームの厚さまで付
着させ、その後タングステン層２６を約５００−１００
０オングストロームの厚さまで付着させる。
これらの層３２、３０、２８および２６の付着を室温で
行つてもよい。上記で詳述した構造を形成し、必要に応
じ、フオトリソグラフイおよび反応性イオン・エツチン
グまたは剥離などの標準的な集積回路パターニング手法
を用いて、パターン化した後、第１図で使用されたチツ
化シリコンなどの材料のキヤツピング層３４によつて、
この構造を包囲する。キヤビング層３４は仮想線で示さ
れているが、これはこの層を製造処理の完了後除去して
もよいからである。キヤツピング層３４は高温焼鈍中に
不純物が進入することを防止し、かつ高温焼鈍中に上記
の各層内での原子の外方拡散を防止する。
行つてもよい。上記で詳述した構造を形成し、必要に応
じ、フオトリソグラフイおよび反応性イオン・エツチン
グまたは剥離などの標準的な集積回路パターニング手法
を用いて、パターン化した後、第１図で使用されたチツ
化シリコンなどの材料のキヤツピング層３４によつて、
この構造を包囲する。キヤビング層３４は仮想線で示さ
れているが、これはこの層を製造処理の完了後除去して
もよいからである。キヤツピング層３４は高温焼鈍中に
不純物が進入することを防止し、かつ高温焼鈍中に上記
の各層内での原子の外方拡散を防止する。
部分的に完成した接点２２を次いで、炉（図示せず）内
において、上述の約８００℃という温度で、約１０分間
アニールする。必要に応じ、炉の雰囲気をアルゴン−水
素混合物として、チツ化シリコン層の酸化を防止し、同
時にチツ化シリコン層内の欠陥部を不純物が通過する可
能性に対する予防手段として機能させ、これによつて接
点２２内の物質の純度を維持する。
において、上述の約８００℃という温度で、約１０分間
アニールする。必要に応じ、炉の雰囲気をアルゴン−水
素混合物として、チツ化シリコン層の酸化を防止し、同
時にチツ化シリコン層内の欠陥部を不純物が通過する可
能性に対する予防手段として機能させ、これによつて接
点２２内の物質の純度を維持する。
１０分のアニール期間中に、層２８、３０および３２の
原子の間での拡散が生じる。特に、インジウムがゲルマ
ニウム層３２中に拡散し、少量のインジウムが接点２２
とＧａＡｓ層２４の間の界面３６を通過し、界面３６の
両面に低濃度のインジウムの領域（図示せず）をもたら
す。第２図の低濃度のインジウムの領域は、第１図の領
域１８と同様なものである。上記の領域におけるインジ
ウムの濃度の例として、約１原子％程度の濃度のインジ
ウムが、接点２２とＧａＡｓ層２４との間の界面３６に
沿つて存在していると考えられる。
原子の間での拡散が生じる。特に、インジウムがゲルマ
ニウム層３２中に拡散し、少量のインジウムが接点２２
とＧａＡｓ層２４の間の界面３６を通過し、界面３６の
両面に低濃度のインジウムの領域（図示せず）をもたら
す。第２図の低濃度のインジウムの領域は、第１図の領
域１８と同様なものである。上記の領域におけるインジ
ウムの濃度の例として、約１原子％程度の濃度のインジ
ウムが、接点２２とＧａＡｓ層２４との間の界面３６に
沿つて存在していると考えられる。
アニール期間の終了時に、接点２２を室温まで冷却し、
必要に応じ、チツ化シリコン層３４を反応性イオン・エ
ツチングによつて除去する。
必要に応じ、チツ化シリコン層３４を反応性イオン・エ
ツチングによつて除去する。
上述のように、ゲルマニウムはＧａＡｓ層２４に希望す
る導電性を考えるドーパントとして機能する。モリブデ
ンはゲルマニウムと化合して、過剰なゲルマニウムを捕
促する傾向があり、これによつてＧａＡｓに対する接点
の電気的特性の制御を改善する。上記の構成手順は、こ
の発明の精神にしたがつて用いることのできる他のドー
パントの使用にも適用される。また、構造に使用される
材料の選択によつては、無キヤツプ焼鈍を、炉内の適切
に選択された環境、たとえば水素−アルゴン混合物と共
に用いて、接点の組成を維持することもできる。
る導電性を考えるドーパントとして機能する。モリブデ
ンはゲルマニウムと化合して、過剰なゲルマニウムを捕
促する傾向があり、これによつてＧａＡｓに対する接点
の電気的特性の制御を改善する。上記の構成手順は、こ
の発明の精神にしたがつて用いることのできる他のドー
パントの使用にも適用される。また、構造に使用される
材料の選択によつては、無キヤツプ焼鈍を、炉内の適切
に選択された環境、たとえば水素−アルゴン混合物と共
に用いて、接点の組成を維持することもできる。
第３図のグラフは１．０Ω−mm未満の接点抵抗が、何時
間もの間４００℃という高い温度に維持しても、維持さ
れることを示している。接点抵抗の値は、周知の伝送回
線法の計測を使用して、実験的に得られたものである。
このことは、インジウム層の拡散障壁作用によつて化合
物半導体を構成する元素の金属原子が耐熱接点材料中に
拡散していないことを示唆している。それ故、上述の説
明が、少量のインジウムと組み合わせたひとつまたはそ
れ以上の導電性耐熱材料を使用した、III−Ｖ族の半導
体材料の接点を与えることが、理解されよう。接点は低
抵抗の、熱的に安定しており、一様な接点である。
間もの間４００℃という高い温度に維持しても、維持さ
れることを示している。接点抵抗の値は、周知の伝送回
線法の計測を使用して、実験的に得られたものである。
このことは、インジウム層の拡散障壁作用によつて化合
物半導体を構成する元素の金属原子が耐熱接点材料中に
拡散していないことを示唆している。それ故、上述の説
明が、少量のインジウムと組み合わせたひとつまたはそ
れ以上の導電性耐熱材料を使用した、III−Ｖ族の半導
体材料の接点を与えることが、理解されよう。接点は低
抵抗の、熱的に安定しており、一様な接点である。
Ｆ．発明の効果 以上のように、この発明によれば、一様で、熱的に安定
した、低抵抗の接点が得られる。
した、低抵抗の接点が得られる。
第１図は、この発明にしたがつて形成された低抵抗接点
の拡大側面図である。 第２図は、製造方法にしたがつて拡散を行う前の、第１
図の接点の拡大断面図である。 第３図は、アニール時間による第２図の構造の接点抵抗
の安定度を示すグラフである。 １４、２４……半導体の層、１６、２６……接点、１８
……インジウムの拡散領域。
の拡大側面図である。 第２図は、製造方法にしたがつて拡散を行う前の、第１
図の接点の拡大断面図である。 第３図は、アニール時間による第２図の構造の接点抵抗
の安定度を示すグラフである。 １４、２４……半導体の層、１６、２６……接点、１８
……インジウムの拡散領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウイリアム・ヘンリー・プライス アメリカ合衆国ニユーヨーク州ミルウツ ド、ボツクス522番地 (72)発明者 サンデイツプ・テイワリ アメリカ合衆国ニユーヨーク州オシニン グ、パインスブリツジ・ロード791番地 (72)発明者 ジエリー・マツクフアーソン・ウツドール アメリカ合衆国ニユーヨーク州ベツドフオ ード・ヒルズ、チエリー・ストリート336 番地 (72)発明者 スチーブン・ロレンツ・ライト アメリカ合衆国ニユーヨーク州ヨークタウ ン・ハイツ、クロムポンド・ロード2821番 地 (56)参考文献 特開 昭55−113369（ＪＰ，Ａ) 特開 昭48−41671（ＪＰ，Ａ) 特開 昭56−152264（ＪＰ，Ａ)
Claims (5)
- 【請求項１】III族元素としてＧａを含むIII−Ｖ族化合
物半導体デバイスであって、 半導体層に対する接点が、該半導体層の表面に沿った層
として付着された少なくとも一つの導電性耐熱材料を含
み、 上記導電性耐熱材料層と上記半導体層の界面にインジウ
ム原子が拡散されており、前記インジウムの量は５ない
し１００オングストロームの範囲の厚さのインジウム量
に等しい、化合物半導体デバイス。 - 【請求項２】前記インジウム原子の拡散が６００〜１２
００℃における加熱過程において形成されたものである
ことを特徴とする請求項１の化合物半導体デバイス。 - 【請求項３】前記III−Ｖ族化合物半導体が、Ｇａ−Ａ
ｓ，Ｇａ−Ａｌ−Ａｓ，Ｇａ−Ｉｎ−Ａｓ系のいずれか
であることを特徴とする請求項１または２の化合物半導
体デバイス。 - 【請求項４】III族元素としてＧａを含むIII−Ｖ族化合
物半導体基板上に、５ないし１００オングストロームの
範囲の厚さのインジウム層と導電性耐熱材料の層を漸次
形成し、６００〜１２００℃の範囲の温度において前記
インジウム層中のインジウムを前記化合物半導体基板と
前記導電性耐熱材料層との界面に拡散させる、化合物半
導体デバイスの形成方法。 - 【請求項５】前記インジウム層と前記導電性耐熱材料層
の間に前記化合物半導体に対するドーパントとして作用
する元素の層を形成することを特徴とした、請求項４の
化合物半導体デバイスの形成方法。
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| Publication Number | Publication Date |
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| JPS62172756A JPS62172756A (ja) | 1987-07-29 |
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|---|---|---|---|
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| JP (1) | JPH0658954B2 (ja) |
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1987
- 1987-01-02 EP EP87100006A patent/EP0231738A3/en not_active Withdrawn
Also Published As
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| JPS62172756A (ja) | 1987-07-29 |
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