JPH0658974A

JPH0658974A - 回路網検査装置及び方法

Info

Publication number: JPH0658974A
Application number: JP4139780A
Authority: JP
Inventors: Robert L Schaaf; ロバート・レオナルド・シヤーフ; Floyd W Olsen; フロイド・ウイリアム・オルセン; Edward J Tasillo; エドワード・ジエイ・タシロ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-06-03
Filing date: 1992-05-02
Publication date: 1994-03-04
Anticipated expiration: 2009-09-07
Also published as: US5202640A; JPH0670666B2

Abstract

(57)【要約】【目的】本発明はキヤパシタンスを測定中に耐電圧試験
を実行するキヤパシタンス及び漏れ試験装置を提案す
る。【構成】高電圧ランプモニタ５を含むシステムを用いて
キヤパシタンスを測定する。信号回路網１３はプローブ
によつて接地接続されると共に一定充電電流が内部面に
供給される。純粋な容量性回路網はキヤパシタンスに比
例する直線的な電圧の立ち上がりを有し、従つてキヤパ
シタンスはランプ時間によつて表わされ得る。漏れ短絡
は残留した充電電流を測定することによつて検出され
る。刺激電圧はランピング後に固定時間を保持して、回
路網１３に対して内部面耐電圧試験を実行する。測定さ
れた回路網キヤパシタンスは短絡及び断線検出のために
公称回路網キヤパシタンスと比較される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は回路網検査装置及び方法
に関し、特にキヤパシタンス及び漏れ電流を測定する検
査方法及び装置について、基準電圧及び基準接地面をも
つ集積化されていない多層ボード又は多層基板において
絶縁されている回路網間の短絡、断線及び漏れ電流を検
査するために用いられる装置に適用して好適なものであ
る。

【０００２】

【従来の技術】集積化されていない多層ボード及び多層
基板内の信号パスの短絡及び断線についてテストするこ
とは製品の信頼性を改善することになる。短絡はエツチ
ング後の回路の２つのライン間に余分な銅が残つた場合
に生ずる望ましくない電気的接続状態である。断線は回
路接続を妨げるような回路ラインの破断である。通常テ
ストは「ベツド−オブ−ネール（bed-of-nail)」型テス
ト用具によつてなされる。通常「ネール」は 0.100〔イ
ンチ〕間隔のプローブであり、このプローブはテスタと
テストされるボード上の接触点との間を電気的に接触す
る。かくして同時にすべての検査点に接触することによ
り操作の手順及び繰返しを省略することは非常に望まし
い。「ベツド−オブ−ネイル」手法を用いる場合の困難
性は、設計、製造及び保守上の要求があるプローブヘツ
ドに問題があり、特に製造されるボード上の表面パター
ン配列や配線空間を寸法的に小さくする場合に問題があ
る。検査対象となる互いに異なる型式のボード及び基板
ごとに「ベツド−オブ−ネール」検査ヘツドを作成すれ
ば、コストが高くかつ製造時間が長くなる。

【０００３】

【発明が解決しようとする課題】短絡及び断線をテスト
するために「ベツド−オブ−ネイル」手法に代つて適用
できる手法は、内部基準面又は外部基準面についての回
路網キヤパシタンスを測定することである。

【０００４】通常測定は低電圧及び高周波数のテスト針
を用いるＡＣキヤパシタンスメータによりなされる。直
列抵抗が増加するに従つて容量性応答は減少し、かくし
て漏れパスを検出する能力を制限する。

【０００５】本発明の目的はキヤパシタンスを測定中に
耐電圧試験を実行するキヤパシタンス及び漏れ試験装置
を提供することである。

【０００６】本発明の他の目的は従来の正弦波キヤパシ
タンス計器のレンジより広い漏れ応答を与えるキヤパシ
タンス及び漏れ試験装置を提供することである。

【０００７】本発明のさらに他の目的はキヤパシタンス
を測定中に回路網間の高抵抗漏れパスを検出するキヤパ
シタンス及び漏れ試験装置を提供することである。

【０００８】本発明のさらに他の目的はキヤパシタンス
測定中に間隔がかなり狭い信号回路網を検出するキヤパ
シタンス及び漏れ試験装置を提供することである。

【０００９】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、誘電体によつて導電材料面から分
離された回路ボード又は回路基板上の回路網１３を検査
する装置において、回路網１３及び面間の電圧をランプ
アツプしかつ保持する、当該回路網１３及び面のうちの
一方に接続された電流源手段並びに当該回路網１３及び
面のうちの他方に接続された接地手段と、回路網１３及
び面間の電圧を測定する手段と、回路網１３及び面の両
端電圧について、電流源手段によつて充電するときに予
定の量を増加させるのに必要な時間を測定する手段と、
面及び回路網１３の両端電圧を予定の制限値に制限し保
持する手段と、予定の限定値に電圧を保持するために電
流源によつて供給される電流を監視し、これにより制限
された電圧に到達した後に供給された電流が他の回路網
への漏れを示すようにするモニタ手段とを設けるように
する。

【００１０】

【作用】本発明の１つの特徴は、誘電体によつて導電材
料面から分離された回路ボード又は回路基板上の回路網
を検査する装置である。当該装置は検査される回路網及
び面間の電圧をランプアツプしかつ保持する、当該面に
接続され電流を供給する電流源及び当該回路網に接続さ
れた接地手段（又は当該回路網に接続されて電流を供給
する電流源及び当該面に接続された接地手段）を有す
る。検査される回路網及び面間の電圧を測定する手段は
電流源によつて充電されるときに予定の量を増加させる
ために、チエツクされる回路網及び面の両端電圧に必要
な時間を測定する手段として提供される。また検査され
る回路網及び面の両端電圧を予定の制限値に制限する手
段を提供する。当該電圧を予定の制限値に保持する、当
該電流源によつて当該面に供給された電流を監視する手
段は、電流を検出したときに他の回路網に対する漏れを
測定することができる。

【００１１】

【実施例】以下図面について本発明の一実施例を詳述す
る。

【００１２】図１はキヤパシタンス及び漏れ電流を測定
する装置のブロツク図を示す。高電圧ランプモニタ５
は、固定プローブ７を介して、基板すなわちプリント回
路ボードである集積化されていない多層装置１１の電源
及び接地を一体に短絡した面９に、一定の充電電流を供
給する。これに代え、回路網を充電しかつ短絡電源接地
面を接地するようにもできる。この集積化されていない
多層装置１１が電源又は接地面をもたない場合には、一
定充電電流は別体の導電平坦シート及びこの平坦シート
に近接して配設された装置に供給するようになされる。
ランプ電圧を基準面に与えると、分布容量が十分に小さ
い安定回路が得られる。基板すなわちプリント回路ボー
ド上の検査される回路網１３すなわち絶縁された導電パ
スのいずれか一端又は両端が２点ロボツト処理機（図示
せず）の一部である可動プローブ１５によつて短絡され
る。試験ブロツク１７を設けて試験システムの分布容量
を補償することにより、キヤパシタンス測定に対する換
算係数を用意すると共に、抵抗性短絡及び漏れパスをシ
ミユレートすることができるようになされている。

【００１３】高電圧ランプモニタ５はデイジタル入力及
びデイジタル出力インタフエース（ＤＩ／ＤＯ）２３に
よつてプログラマブルコントローラ２１に接続されてい
る。ＤＩ／ＤＯインタフエース２３から高電圧ランプモ
ニタ５に４つのデイジタル出力インタフエースラインが
接続されることにより、ランプ電圧選択信号、ドエル選
択信号、カウンタ選択信号及び試験イネーブル信号を送
出する。高電圧ランプモニタ５からＤＩ／ＤＯインタフ
エース２３に２１個のデイジタル入力ラインが与えられ
る。２１個のデイジタル入力ラインは１７個のデータバ
スライン（１６本のライン及び１本のパリテイライ
ン）、５〔％〕ランプレベルライン、５〔％〕ランプラ
ツチライン、90〔％〕ランプラツチライン及び高電圧ラ
ンプモニタ遅延ラインを含む。

【００１４】パーソナルコンピユータを含むプログラマ
ブルコントローラ２１はホストコンピユータに接続され
て試験データを受信し、かつホストコンピユータに欠陥
データを送る。

【００１５】高電圧ランプモニタ図２〜図８には高電圧ランプモニタ５の詳細を示し、図
２〜図５にはアナログ部分を示すと共に、図６〜図８に
はデイジタル部分を示す。図６〜図８においてＤＩ／Ｄ
Ｏインタフエース２３のテストイネーブル信号ライン２
５はテストイネーブルラツチ回路２７のクロツク入力端
子に接続されている。図６〜図８に示す各ラツチ回路は
ゲート入力端、クロツク入力及びリセツト入力を有する
と共に、Ｑ出力及び

【００１６】

【外１】出力を有する。リセツト入力ラインが「高」レ
ベルであるとき、

【００１７】

【外１】出力は「高」レベルであり、Ｑ出力ラインは
「低」レベルである。クロツク入力における正の立上り
はゲート入力端の情報を転送するクロツクをトリガす
る。ゲート入力が「高」レベルであり、正の立上りがク
ロツク入力によつて受信されるとき、Ｑ出力は「高」レ
ベルになり

【００１８】

【外１】出力は「低」レベルになる。クロツク入力端の
他のいかなるパルスもラツチ回路を再度トリガしない。
図５〜図８に示すレジスタはラツチ回路群として機能す
る。

【００１９】またテストイネーブル信号ライン２５はイ
ンバータ３１を介して90〔％〕ラツチ回路３３のリセツ
ト入力、５〔％〕ラツチ回路３５のリセツト入力、漏れ
イネーブルラツチ回路２１５並びに16ビツトカウンタ１
６１及び15ビツトカウンタ２００のリセツト入力にそれ
ぞれ接続されている。テストイネーブルラツチ回路２７
の

【００２０】

【外１】出力は当該テストイネーブルラツチ回路２７の
ゲート入力に接続されている。テストイネーブル信号ラ
イン２５が「高」レベルに遷移すると、当該ラツチ回路
のリセツトラインは「低」レベルになる。リセツト入力
が「高」レベルを保持し得ないとき、当該ラツチ回路は
リセツト状態にはなく、状態を変えることができる。テ
ストイネーブル信号ライン２５は正の立上りをテストイ
ネーブルラツチ回路２７のクロツク入力に与え、このテ
ストイネーブルラツチ回路２７は

【００２１】

【外１】出力によつて得られる「高」入力をゲートに生
じさせ、これによりラツチ回路の状態を変化させて出力
Ｑを「高」レベルに遷移せさる。

【００２２】テストイネーブルラツチ回路２７のＱ出力
は２つの３入力ＡＮＤゲート４５及び４７の１つの入力
ラインにそれぞれ接続されている。90〔％〕ラツチ回路
３３はテストイネーブル信号が作動状態になつたときリ
セツト状態には保持されない。当該90〔％〕ラツチ回路
３３へのクロツク入力はテストイネーブルが「高」レベ
ルになるときには変化しないので、90〔％〕ラツチ回路
３３はリセツト状態のままである。90〔％〕ラツチ回路
３３の

【００２３】

【外１】出力は３つの入力ラインをもつＯＲゲート５１
の１つの入力ラインに接続されている。ＯＲゲート５１
の出力ラインはそれぞれＡＮＤゲート４５及び４７の入
力ラインに接続されている。

【００２４】ＤＩ／ＤＯインタフエース２３からのラン
プ電圧選択ライン５２はＡＮＤゲート４５の１つの入力
ラインに接続され、インバータ５３において反転されて
ＡＮＤゲート４７の１つの入力ラインに接続される。Ｄ
Ｉ／ＤＯインタフエース２３からのランプ電圧選択ライ
ン５２が「高」レベルでありかつテストイネーブル信号
ライン２５が「高」レベルのとき、ＡＮＤゲート４５の
出力ラインに与えられたゲート 500〔ｖ〕信号ライン５
５は「高」レベルになる。ランプ電圧選択ライン５２が
「低」レベル、かつテストイネーブル信号ライン２５が
「高」レベルであるとき、ＡＮＤゲート４７の出力ライ
ンに与えられたゲート 250〔ｖ〕信号ライン５７は
「高」レベルとなる。

【００２５】図２〜図５においてゲート 500〔ｖ〕信号
ライン５５は 500〔ｖ〕ランプ発生回路６１に接続さ
れ、ゲート 250〔ｖ〕信号ライン５７は 250〔ｖ〕ラン
プ発生回路６３に接続されている。 250〔ｖ〕及び 500
〔ｖ〕ランプ発生回路６１は定電流源部及び電圧調整部
の２つの部分をそれぞれ有する。 500〔ｖ〕ランプ発生
回路６１は光学的に分離された入力を与えるＬＥＤ／フ
オトトランジスタ６５においてゲート信号を受信する。
ＬＥＤ／フオトトランジスタは演算増幅回路６７の非反
転端子に固定電圧を与える。演算増幅回路６７の出力ラ
インはＦＥＴ７１のゲートに接続されている。またＦＥ
Ｔ７１のドレイン及びソースを介して流れる電流は検出
用抵抗７２を介して流れる。検出用抵抗７２の両端電圧
は演算増幅回路６７の反転入力端子に接続される。演算
増幅回路６７、ＦＥＴ７１及びフイードバツク抵抗７２
は定電流源として動作する。 250〔ｖ〕ランプ発生回路
６３の定電流源部は、 500〔ｖ〕ランプ発生回路６１の
500〔ｖ〕定電流源部について上述したと同様にして、
ＬＥＤ／フオトトランジスタ７３、演算増幅回路７５、
ＦＥＴ７７及び検出用抵抗８１を有する。演算増幅回路
６７及び７５によつて用いられる電源は絶縁された低電
圧電源である。当該低電圧電源の電圧は、 500〔ｖ〕又
は 250〔ｖ〕ゲート信号が「高」レベルであるか否かに
基づいて−575〔ｖ〕又は−295 〔ｖ〕のいずれかを基
準にして測定される。演算増幅回路６７及び７５の非反
転入力端への電圧を制御する抵抗８３、８４、８５及び
８６にはそれぞれ５〔％〕の公差がある。演算増幅回路
６７及び７５の反転入力端に供給される帰還電圧を決定
する検出用抵抗７２及び８１には 0.1〔％〕の公差があ
る。ＦＥＴ７７のソースに接続されたバイアス回路８７
はＦＥＴ７７を介してバイアス電流を与えることによ
り、ゲート電圧を増大させるときターンオン時のミラー
効果を低減させる。

【００２６】500〔ｖ〕ランプ発生回路６１はエンハン
スメント型ＮチヤネルＦＥＴ７１を有し、 250〔ｖ〕ラ
ンプ発生回路６３はＮチヤネルデイプレツシヨン型ＦＥ
Ｔ７７を有することにより、低キヤパシタンスを含むの
に必要な電圧において最良のパラメータになる。ＦＥＴ
７１及び７７は共にＭＯＳＦＥＴの端子間及び素子に飽
和状態を生じさせるＪＦＥＴの端子間の分布容量の影響
を回避するのに十分大きい電圧で動作する。ＦＥＴ素子
のドレイン及びソースは完全な定格ドレイン電圧の少な
くとも10〔％〕及び好適には15〔％〕又はそれ以上の電
圧に保持される。好適な実施例においてＦＥＴ７１のド
レイン及びソース間の電圧は少なくとも75〔ｖ〕以上で
ある。ＦＥＴ７７のドレイン及びソース間の電圧は少な
くとも45〔ｖ〕である。飽和状態にあるＦＥＴのキヤパ
シタンスを急速に変化させるにはランプの直線性を保持
しないようにする必要がある。例えばＦＥＴ７１はスー
パーテクス（Supertex）・ＭＯＳＦＥＴ・部品番号ＶＮ
０６Ｆでもよく、ＦＥＴ７７はテレダイン・クリスタロ
ニクス（Teledyne・Crystalonics）・ＪＦＥＴ・２Ｎ６
４４９でもよい。演算増幅回路６７は、抵抗７２を介し
て１〔mA〕の電流が流れるようにＦＥＴ７１を駆動し、
これにより反転入力及び非反転入力間の電圧差をゼロに
する。ＦＥＴ７７は抵抗８１を介して 0.5〔mA〕の電流
が流れるように演算増幅回路７５によつて駆動され、こ
れにより反転入力及び非反転入力間の電圧差をゼロにす
る。

【００２７】電圧調整回路６４はランプ発生回路を遅延
スイツチ９１の切換位置に基づいて250〔ｖ〕又は 500
〔ｖ〕のいずれかに制限し、図中のすべての遅延スイツ
チ９１は高レベル 250〔ｖ〕ゲート信号を受信すると
き、従つて 250〔ｖ〕ランプが発生されるときに用いら
れる位置を示している。図２〜図８に示す三角形の記号
は接地接続を表す。分流調整回路を含む電圧調整回路６
４は、それぞれ 0.005〔％〕、0.02〔％〕及び 0.1
〔％〕の公差を有する抵抗９３、９５及び９７をもつ演
算増幅回路への電圧デバイダ入力において精密な抵抗を
用いる。クランプダイオード９９を用いて 250〔ｖ〕又
は 500〔ｖ〕のいずれかの所望の電圧に到達するとき電
流源からの引込み過剰電流に電流通路を与える。コンデ
ンサ１００の一端はクランプダイオード９９のカソード
に接続され、その他端は接地接続される。コンデンサ１
００は電圧ランピング中にいずれかのＦＥＴ素子によつ
て示される出力キヤパシタンス変化のレンジより非常に
大きな値を有する。コンデンサ１００は電流、電圧及び
温度変化を受けたときでも安定したキヤパシタンスを示
すように選択される。

【００２８】漏れ検出用抵抗１０１はランプ発生回路の
定電流源回路の出力ラインと直列に接続され、当該ラン
プ出力電流に比例して個別の電圧降下を与える。抵抗１
０１は低キヤパシタンス、低インダクタンス、低ノイズ
型のものが望ましい。必要な能力を得るためにはいくつ
かの抵抗を直列に接続したものが必要になる場合があ
る。例えば金属フイルム精密抵抗体を用いてもよい。漏
れ検出抵抗体１０１の値はランプ電圧選択信号によつて
制御され、これにより、両方の電圧モードの電圧降下を
測定するために同一の回路を用いる。

【００２９】ランプ電圧コンプレツサ１０３は1/50に電
圧を低減するためにダイオード及び検出用抵抗１０１間
に接続され、これによりランプ電圧の監視のために最大
限10〔ｖ〕のアナログ信号を供給する。ランプ電圧コン
プレツサ１０３の出力信号はランプ電圧コンパレータ回
路１０４及び漏れ回路１０５に接続されている。ランプ
電圧コンパレータ回路１０４において信号は電圧デバイ
ダ回路１０６によつてさらに低減され、３対のコンパレ
ータ１０７及び１０９、１１１及び１１３並びに１１５
及び１１７のうちの１つのコンパレータの正端子と他の
コンパレータの負端子に接続されている。各対のコンパ
レータの２つの出力は一つに接続され、プルアツプ抵抗
１２１を介して論理レベル電源に接続されている。

【００３０】可変抵抗１２２Ａ、１２２Ｂ、１２２Ｃ及
び１２２Ｄは精密電源に接続されて電圧デバイダ１０６
からコンパレータに、利用できる最大電圧の５〔％〕、
10〔％〕、20〔％〕及び90〔％〕と等しい電圧を供給す
る。予め定められた電圧は、圧縮、分割された電圧ラン
プ信号と比較され、これにより当該電圧ランプ信号が、
コンパレータ対１０７及び１０９の出力において10
〔％〕及び90〔％〕間にあるとき、コンパレータ対１１
１及び１１３の出力において10〔％〕及び20〔％〕間に
あるとき、及びコンパレータ対１１５及び１１７の出力
において０〔％〕及び５〔％〕の間にあるとき、高論理
レベル信号を供給する。第２のランプ電圧コンプレツサ
１２３は検出用抵抗１０１の他端に接続されている。ラ
ンプ電圧コンプレツサ１０３及び１２３は、それぞれ例
えばバー−ブラウン・リサーチ（Burr-Brown・Researc
h）社の製品、低電圧３５５１型演算増幅回路１１２及
び１１４によつて構成され得る。演算増幅回路１１２及
び１１４に対する入力抵抗及びフイードバツク抵抗１２
４及び１２５は、分布容量の影響を回避するために、内
部平面又はバイアをもたないカード上に取り付けられた
低キヤパシタンス、かつ無誘導の精密抵抗であることが
望ましい。電圧動作させるために必要に応じて、抵抗を
接続する端子及び直列接続される抵抗及び端子が短絡さ
れ、これによりランプの直線性に悪影響を与えないよう
になされている。例えば金属フイルム抵抗を用いること
ができる。ランプ電圧コンプレツサ１０３及び１２３は
抵抗１２４及び１２５の値によつて電流−電圧変換回路
として動作し、当該抵抗値は演算増幅回路を通じて流れ
る電流を制限するのに十分に大きな値に選定されてい
る。

【００３１】第１及び第２のランプ電圧コンプレツサ１
０３及び１２３の出力は差動増幅回路１２７を含む差動
増幅回路部１２８に供給され、この差動増幅回路１２７
は検出用抵抗１０１の両端電圧を得る。この電圧降下は
非反転増幅回路１３１において「５」倍される。ランプ
監視回路が 500〔ｖ〕にまでの差を検出しているとき、
１〔mA〕の漏れ電流は 0.5〔ＭΩ〕の漏れ抵抗を通じて
流れている。その結果100〔ＫΩ〕の検出用抵抗の両端
に 100〔ｖ〕の電圧降下が得られ、この 100〔ｖ〕の電
圧を50で除して５を乗じると10〔ｖ〕の信号となる。こ
の結果 300〔ＭΩ〕の抵抗は検出用抵抗の両端に 0.167
〔ｖ〕の電圧降下を生じさせる。

【００３２】当該ランプ電圧コンプレツサ１０３及び１
２３の出力信号は疑似対数アナログステツプ加算回路１
３３に供給される。それぞれ利得 0.1、１及び10をもつ
３つの並列増幅回路１３５、１３７及び１４１はそれぞ
れ入力信号を同時に増幅する。増幅回路１３５、１３７
及び１４１はこれらの出力が０〔ｖ〕から１〔ｖ〕に入
力を追跡することができるように設計されている。入力
レベルがいかに１〔ｖ〕以上になつても１〔ｖ〕出力は
変化しない。制限された後の３つの増幅回路の出力は３
段アナログ加算回路１４３Ａ、１４３Ｂ及び１４３Ｃに
よつて加算され、加算回路によつて合計された出力は一
対のコンパレータ１４５及び１４７のうちのコンパレー
タ１４５の正端子並びにコンパレータ１４７の負端子に
通過される。加算回路段に示されているフイードバツク
コンデンサ１５５は演算増幅回路を外部雑音に応動させ
ないようにすることにより安定性を改善し、また正帰還
を付加して応答の速度を僅かに減速させることにより、
オーバシユートを回避させる。

【００３３】疑似対数アナログステツプ加算回路（psue
do logarithmic analog step adder，ＰＬＡＳＡ）は入
力電圧の各位の大きさをそれぞれ0.01〔ｖ〕から10
〔ｖ〕に換算し、これによりレンジ全体が次表に示すよ
うに３〔ｖ〕レンジに入るようにする。換算はナノ秒の
オーダで急速に生ずる。

【００３４】

【表１】

【００３５】精密電源に接続された可変抵抗１５１Ａ及
び１５１Ｂは当該疑似対数アナログステツプ加算回路１
３３の出力と比較される２つの電圧を供給する。抵抗１
５１Ａはコンパレータ１４５の負端子に接続され、疑似
対数アナログステツプ加算回路１３３の出力はコンパレ
ータ１４５の正端子に供給されて最小限の漏れ電流に比
例する検出できる電圧を与え、この電圧は 300〔ＭΩ〕
の抵抗に関連している。可変抵抗１５１Ｂは正端子に接
続され、当該疑似対数アナログステツプ加算回路の出力
はコンパレータ１４７の負端子に接続されて 500〔Ｋ
Ω〕の全抵抗と関連する最大限の漏れ電流に比例する検
出できる電圧を供給する。２つのコンパレータ１４５、
１４７の出力は共通に接続され、プルアツプ抵抗１５３
を介して論理レベル電源に接続されている。コンパレー
タ１４５、１４７の出力は、漏れ信号が「高」レベルの
検出できる最小値及び最大値間の漏れ電流を示す検出ウ
インドウを与える。

【００３６】図６〜図８において、ランプが０及び５
〔％〕間であるとき「高」レベルになるコンパレータ１
１５及び１１７のランプ０〜５〔％〕信号は、インバー
タ１５７を介して５〔％〕ラツチ回路３５のクロツク入
力端に接続され、５〔％〕ランプレベル信号をＤＩ／Ｄ
Ｏインタフエース２３に与える。５〔％〕ラツチ回路３
５はテストイネーブル信号ライン２５が「高」レベルに
なるとき、もはやリセツト状態に保持されない。しかし
ながら５〔％〕ラツチ回路３５の

【００３７】

【外１】出力はまだ「高」レベルであり、これがラツチ
回路３５のゲートに接続される。０〜５〔％〕ランプ信
号が「低」レベルになると、ランプが５〔％〕以上にな
つていることを示す反転信号が５〔％〕ラツチ回路３５
のクロツク入力端に正の立上りを与え、これによりＱ出
力を「高」レベルにし、ＤＩ／ＤＯインタフエース２３
に５〔％〕ランプラツチ信号を与える。コンパレータ１
０７及び１０９のランプ10〜90〔％〕信号は、ランプ電
圧が10〜90〔％〕間にあるとき「高」レベルになる。当
該ランプ10〜90〔％〕信号は16ビツトアツプカウンタ１
６１のゲートに接続され、この16ビツトアツプカウンタ
１６１はそのクロツク入力ポートに接続されている64
〔ＭHz〕クロツク回路１６３によつてクロツクされてい
る。10〜90〔％〕信号はインバータ１６４において反転
された後可変遅延タイマ回路１７３及び90〔％〕ラツチ
回路３３のクロツク入力端に接続される。

【００３８】可変遅延タイマ回路１７３はランプの値が
10〔％〕から90〔％〕に進むのにかかる時間長に対応す
る遅延を与え、従つてランプ時間が長くなれば遅延時間
も長くなる。この遅延はＲＣ時定数によつて決定され、
このＲＣ時定数の特性は可変抵抗１６７及び１７１を調
整することによつて変化させることができると共に、電
圧が所望の値にランプされかつダイオード９９によつて
しかもランプ回路における抵抗によつて生じたリアクタ
ンス位相シフトが安定した後にクランプされた時、適正
な遅延時間になるように調整される。可変遅延タイマ回
路１７３は、エミツタが接地されかつ増幅回路として動
作するＮＰＮトランジスタ１７７のベースに接続された
抵抗１７５を介して、反転10〜90〔％〕ランプ信号を受
ける。その増幅出力信号は接地に直列に接続されたコン
デンサ１８１及び可変抵抗１７１に供給される。定電圧
源１８３は可変抵抗１６７を介してコンパレータ１８５
の正入力端に電圧を与える。また定電圧源１８３は抵抗
１８７を介してトランジスタ１７７のコレクタに接続さ
れている。トランジスタ１７７のコレクタは抵抗１９１
を介してＮＰＮトランジスタ１９３のベースに接続され
ている。トランジスタ１９３のコレクタは抵抗１６７及
び抵抗１８７間に接続されている。ランプ信号が10〜90
〔％〕ランプ信号から到来しているとき、入力信号を可
変遅延タイマ回路１７３によつて受ける。コンパレータ
１８５の反転入力は固定された非反転電圧以上の電圧値
に増加する。10〜90〔％〕ランプ信号を受ける時間長
は、コンデンサ１８１の電荷量と、反転入力端の電圧が
非反転端の電圧以下に降下するまでどのくらいの時間が
かかるかとを決定し、これにより可変遅延タイマ回路１
７３はその出力端に正の立上りを与える結果になる。

【００３９】トランジスタ１９３のエミツタから分離さ
れた信号は、電圧コンパレータ１８５の負入力端に接続
されると共に、抵抗１４５を介して接地されている。電
圧コンパレータの出力は遅延パルスを与える。コンパレ
ータ１１１及び１１３の10〜20〔％〕ランプレベル信号
は15ビツトにビツトアツプされたカウンタ２００のゲー
ト入力端に接続されている。カウンタ２００は64〔ＭH
z〕クロツク回路１６３によつてクロツクされる。

【００４０】ランプ10〜90〔％〕信号が「低」レベルに
なると90〔％〕ラツチ回路３５のクロツク入力端はラツ
チ回路をゲート動作させる正の立上りを受け、これによ
りＱ出力を「高」レベルにし、１〔ms〕単安定シヨツト
タイマ１９７及び10〔ms〕単安定シヨツトタイマ２０１
をクロツクする。ＤＩ／ＤＯインタフエース２３からの
ドエル選択ライン２０３は10〔ms〕単安定シヨツトタイ
マ２０１のゲートに接続され、インバータ２０５を介し
て１〔ms〕単安定シヨツトタイマ１９７のゲートに接続
されている。90〔％〕ラツチ回路がセツト動作したとき
ゲート入力を「高」レベルに保持することにより選択さ
れた単安定シヨツトタイマは、パルスをＯＲゲート５１
の１つの入力端に与えることにより予め選択されたＡＮ
Ｄゲート４５又は４７のいずれか一方をイネーブル状態
に保持する。また90〔％〕ラツチ回路のＱ出力は90
〔％〕ランプラツチ入力端を有するＤＩ／ＤＯインタフ
エース２３に接続され、さらに１〔μｓ〕のパルスを与
える単安定シヨツトタイマ２０７に接続される。１〔μ
ｓ〕のパルスは15ビツトレジスタ４３及び16ビツトレジ
スタ４１のクロツク入力端子に接続されている。ＤＩ／
ＤＯインタフエース２３からのカウンタ選択信号ライン
２０７は15ビツトレジスタ４３のゲートアウト制御入力
端及びインバータ２１１に接続されている。インバータ
２１１の出力端は16ビツトレジスタ４１のゲートアウト
制御入力端に接続されている。

【００４１】１〔μｓ〕の単安定シヨツトタイマ２０７
の出力端はインバータ２１３において反転され、漏れイ
ネーブルラツチ回路２１５のクロツク入力端に接続され
ている。反転テストイネーブル信号ライン２５は漏れイ
ネーブルラツチ回路２１５のリセツトポートに接続され
ている。ラツチ回路２１５の

【００４２】

【外１】出力はそのゲート入力端に接続されている。テ
ストイネーブル信号ライン２５の反転パルスの立下り区
間は

【００４３】

【外１】出力を「低」レベルに変化させる正の立上りパ
ルスを与える。漏れイネーブルラツチ回路２１５の

【００４４】

【外１】出力は初期漏れラツチ回路２１７及びドエル漏
れラツチ回路２２１のリセツト入力端に接続されてい
る。漏れイネーブルラツチ回路２１５の

【００４５】

【外１】出力が「低」レベルになるとき、ラツチ回路２
１７，２２１及び２２３はリセツト状態には保持されな
い。

【００４６】可変遅延タイマ回路１７３の出力パルスは
初期漏れラツチ回路２１７のクロツク入力端及びドエル
漏れラツチ回路２２１のゲート入力端に接続されてい
る。漏れ信号ラインが「高」レベルであるときの上限及
び下限間の漏れを示す図２〜図５のコンパレータ１４５
及び１４７の漏れ信号ラインは初期漏れラツチ回路２１
７のゲート入力端及びドエル漏れラツチ回路２２１のク
ロツク入力端に接続されている。可変遅延パルスが開始
するときに検出された漏れは初期漏れラツチ回路２１７
によつて検出される。可変遅延タイマ回路１７３のパル
スが開始された後に生ずる漏れはドエル漏れラツチ回路
２２１によつて検出される。ドエル漏れラツチ回路２２
１及び初期漏れラツチ回路２１７のＱ出力はＯＲゲート
２２５に結合され、ＯＲゲートの出力端は漏れ出力ラツ
チ回路２２３に接続されている。ラツチ回路２２３の

【００４７】

【外１】出力はそのゲート入力端に接続されている。ラ
ツチ回路２１７又はラツチ回路２２１のいずれかのＱ出
力が「高」レベルに遷移したことを検出すると、ラツチ
回路２２３のＱ出力はまた「高」レベルになる。ラツチ
回路２２３のＱ出力は２入力ＡＮＤゲート２２７の一方
の入力端に接続され、ＤＩ／ＤＯインタフエース２３の
カウンタ選択ライン２０７はＡＮＤゲート２２７の他方
の入力端に接続され、これにより漏れビツト及び15ビツ
トレジスタの内容を同時にパリテイ発生回路２３１に転
送する。

【００４８】動作時、テストされる基板又はボードに関
する情報はホストコンピータから図１のプログラマブル
コントローラ２１に転送される。この情報はテストが行
われる電圧及び90〔％〕ランプ電圧レベルに到達した後
の１〔ms〕又は10〔ms〕のいずれかのドエル時間を含
む。ランプ電圧及びドエル時間は、隣接する回路網間の
間隔並びに誘電材料の厚さ及び長さを考慮しながら、テ
ストされるボード又は基板によつて決められる。

【００４９】キヤパシタンスは、テストされる回路網が
接地される間に、高電圧ランプモニタから被テストボー
ドの一体に短絡された電圧及び接地面に一定の充電電流
を与えることによつて測定される。接地面又は電源面若
しくは他の回路網への漏れがない容量性回路網は、当該
回路網並びに接地面及び電圧面間のキヤパシタンスに比
例する直線的な電圧の立上りを有する。当該キヤパシタ
ンスは、高電圧ランプモニタによつてプログラマブルコ
ントーラ２１に与えられるランプ時間から決定され得
る。回路網が回路網短絡状態になると、予測したランプ
時間測定結果以上となる。回路網が回路網漏れ状態にな
ると、漏れ出力ラツチ回路内の残留充電電流として検出
される。回路網が内部面短絡状態になると、充電電流を
制限することによつて回路網上の電圧が増加しないこと
によつて検出される。回路網が内部面漏れ状態になる
と、プログラマブルコントローラ２１によつて監視され
る漏れ出力ラツチ回路によつて検出される。短絡及び断
線の検出は測定された回路網のキヤパシタンスを公称回
路網キヤパシタンスと比較することによつて実行され
る。当該公称回路網キヤパシタンスはアートワークデザ
インデータ及び用いられた基本的な形状のキヤパシタン
ス係数に基づいて計算され得る。キヤパシタンス係数は
特定の技術について有限要素キヤパシタンスモジユール
から得られる。このデータは製造誤差のためにオフセツ
トになるが、このデータは整合している。また公称回路
網キヤパシタンスは１つ又は２つ以上の欠陥に基づくも
のであり、テストされるすべての部品番号に対する確率
標本である。

【００５０】ボード又は基板のテストを開始する前に高
電圧ランプモニタ５の校正をする必要がある。高電圧ラ
ンプモニタ５の分布容量及びプローブと共にその環境に
対するテスト下の製品の分布容量を補償するためには、
テストされるボード又は基板の誘電体面における零キヤ
パシタンスを測定する必要がある。可動テストプローブ
１５はテストされるボード又は基板の誘電面とコンタク
トして配置される。固定された電力プローブ７は互いに
短絡した電源面及び接地面に接続されている。テストの
手順を図９のフローチヤートに示す。

【００５１】テストを開始するためには、プログラマブ
ルコントローラ２１によつて開始信号を発生させ、信号
プローブを接地し、高電圧ランプモニタ５をテストされ
るボード又は基板に接続し、ランプ電圧を５〔％〕以下
にする必要がある。このことはＡＮＤブロツク２４１に
おいてチエツクされる。高電圧ランプモニタ５からＤＩ
／ＤＯインタフエース２３を介してプログラマブルコン
トローラ２１に接続されているランプ０〜５〔％〕信号
ラインは当該信号ラインが「高」レベルであることを調
べるためにチエツクされ、ランプ０〜５〔％〕信号が
「高」レベルであるときには、高電圧ランプモニタ内の
電荷が放電したことを示す。ＡＮＤブロツクに接続され
た４つの条件が「真」であるとき、ブロツク２４３にお
いて高電圧ランプモニタ５に送出されるテストイネーブ
ル信号２５が生ずる。

【００５２】テスト中に１又は10〔ms〕ドエルが用いら
れるか否かに基づいてプログラマブルコントローラ２１
によつて２〔ms〕又は20〔ms〕のいずれかのブロツク２
４５において開始プログラムの中断が開始される。当該
プログラムの中断は当該テストが完了することができる
ほど十分長いものである。

【００５３】当該プログラムが中断する前にブロツク２
４３においてテストイネーブル信号２５、ランプ電圧選
択信号及びドエル選択信号がプログラマブルコントロー
ラ２１から高電圧ランプモニタ５に送られ、選択された
定電流源はプローブによつて接地される回路網をチヤー
ジアツプする定電流を与える。ランプ電圧が５〔％〕に
到達すると、５〔％〕ランプラツチ回路３５をセツト
し、５〔％〕ランプレベル信号及び５〔％〕ラツチ回路
３５を「高」レベルに遷移し、これらラインをＤＩ／Ｄ
Ｏインタフエース２３を介してプログラマブルコントロ
ーラ２１に接続する。５〔％〕ランプレベル信号は当該
ランプ電圧が現在の時間において５〔％〕以上か以下か
を示す。この５〔％〕ランプラツチ回路３５は、このラ
ツチ回路が最後にリセツトされた時間以降にランプ電圧
が５〔％〕に到達したか否かを示す。プログラマブルコ
ントローラ２１は、プログラムの中断が完了した後に、
判定ブロツク２４７の５〔％〕ラツチ回路３５がセツト
されることをチエツクする。

【００５４】５〔％〕ラツチ回路３５がセツトされたと
き、ランプ10〜20〔％〕コンパレータ対１１１、１１３
は、当該ランプ電圧が10〔％〕に到達したとき、15ビツ
トカウンタ２００を始動させ、かつ当該ランプが20
〔％〕に到達したとき15ビツトカウンタ２００を停止さ
せる。ランプ10〜90〔％〕コンパレータ対１０７、１０
９はランプが10〔％〕に到達したとき16ビツトカウンタ
１６１を始動させ、ランプが90〔％〕に到達したとき16
ビツトカウンタ１６１を停止させる。ランプ電圧が90
〔％〕に到達すると、予め選択された１又は10〔ms〕ド
エルが開始され、可変遅延回路１７３は10〜90〔％〕電
圧ランプが生ずるのに要する時間に基づいた遅延を与え
る。この可変遅延は遅延したパルスが開始される前にリ
アクタンス位相シフトを十分に整定することができる。
テスト中の回路のＲＣ成分のために当該ランプの終端部
におけるリアクタンス整定電流３２１の効果を図１２に
示す。時間Ｔ１及び時間Ｔ２はそれぞれ10〜20〔％〕及
び10〜90〔％〕電圧ランプが生ずる時間である。初期漏
れラツチ回路２１７は可変遅延タイマ回路１７３が最初
に高出力を与えるときに漏れがあるか否かを決定する。
ドエル漏れラツチ回路２２１は可変遅延タイマ回路１７
３が「高」レベルの出力を与えた後かつカウンタ２００
を読み取る前の漏れを検出する。漏れを検出した場合、
モニタのＲＣ時間定数を介して15ビツトラツチ回路４３
からのカウントを含んで漏れビツトをセツトする。

【００５５】ブロツク２４６において当該プログラムの
中断が完了すると、５〔％〕ラツチ回路３５は、これが
セツトされたか否かを調べるために判定ブロツク２４７
においてチエツクされる。５〔％〕ラツチ回路３５がセ
ツトされない場合、充電チエツクメツセージがブロツク
２５１に記憶され、ブロツク２５３において当該テスト
が中断されてテストイネーブル信号ライン２５はブロツ
ク２５５において低下する。判定ブロツク２５７におい
て決定したように90〔％〕ラツチ回路がセツトされなか
つた場合、ブロツク２６１において当該テストを中断す
る。90〔％〕ラツチ回路３３がセツトされる場合、判定
ブロツク２６３においてプログラマブルコントローラ２
１は０〜５〔％〕ランプレベル信号ラインをチエツクし
てランプ電圧が５〔％〕以下に降下したか否かを調べ
る。ランプ電圧が５〔％〕以下に降下した場合、０〜５
〔％〕ランプレベル信号ラインは「高」レベルである。
この信号ラインが「低」レベルであるとき電圧は回路の
ＲＣ時間定数を介して放電されず、ブロツク２６５にお
いて放電チエツク誤差メツセージをプログラマブルコン
トローラ２１によつて記録する。電圧が５〔％〕以下に
降下したとき、ブロツク２６７において10〜20〔％〕カ
ウンタを読み取る。次に判定ブロツク２７１において漏
れビツトをチエツクする。漏れビツトが「低」レベルで
ある場合、漏れは示されず、ブロツク２７５において10
〜90〔％〕カウンタは保存すべきゼロカウントを測定す
る。ブロツク２５５においてテストイネーブル信号ライ
ン２５は低下する。当該テストを５回繰り返してその結
果を平均化するとにより、ゼロカウント測定精度を改善
する。

【００５６】図１のテストブロツク１７を図１０に体系
的に詳細に示し、このテストブロツク１７を用いてキヤ
パシタンスを決定する際に用いられる低い換算係数及び
高い換算係数を決定し、かつ診断目的のために抵抗性短
絡及び漏れパスをシユミレートする。テストブロツクは
可動信号プローブ１５によつてコンタクトすることがで
きる７つのタツチパツド２６６、２６７、２６８、２６
９、２７０、２７１及び２７２を有する。当該回路のタ
ツチパツド２６６は固定された電源プローブ７に接続さ
れている。 100〔ｐＦ〕のように予想値のうち最高値に
近いコンデンサ２７７がタツチパツド２６７及びタツチ
パツド２６６間に接続されている。５〔ｐＦ〕のように
予想値のうち最低値に近いコンデンサ２８１がタツチパ
ツド２７０及びタツチパツド２６６間に接続されてい
る。コンデンサ２７７と直列の３〔ＭΩ〕の抵抗値を有
する抵抗２８３は、タツチパツド２６８及びタツチパツ
ド２６６間に接続されている。コンデンサ２８１と直列
の３〔ＭΩ〕の抵抗値を有する抵抗２８５は、タツチパ
ツド２６９及びタツチパツド２６６間に接続されてい
る。タツチパツド２７１及びタツチパツド２６６間に
は、コンデンサ２８１、抵抗２８５及び 297〔ＭΩ〕の
ような大きな抵抗値をもつ抵抗が直列に結合されてい
る。 200〔ＫΩ〕のような小抵抗値を有する抵抗２８９
はタツチパツド２７２及びタツチパツド２６６間に直列
に接続されている。

【００５７】低い換算係数を決定するために、可動プロ
ーブのうちの１つをタツチパツド２７０とコンタクトし
て配置する。上述のように図９に示すフローチヤートの
ステツプは保存された10〜90〔％〕を読み取り、予め決
められたゼロカウントが減算され、コンデンサ２８１の
値５〔ｐＦ〕がその結果生じたカウントによつて分割さ
れる。この結果はカウントごとにｐＦで表される。当該
テストは何回も、例えば５回実行され、その結果を保存
する。

【００５８】高い換算係数を決定するために、可動プロ
ーブの１つをタツチパツド２６７とコンタクトして配置
する。図９に示すフローチヤートにおけるステツプが再
度実行される。10〜90〔％〕カウンタのカウントを記憶
してここからゼロカウントが減算される。コンデンサ２
７７の値 100〔ｐＦ〕はその結果生じたカウントによつ
て分割され、この結果を保存する。何回か、例えば５回
の読取り後に大小のコンデンサについてカウントごとに
ｐＦの平均値を得て換算係数として保存する。測定され
るコンデンサと並列に接続されるコンデンサ１００を使
用することにより、発生したランプは測定されるコンデ
ンサの異なる値に対して一段と直線的に追跡することが
でき、これにより単一の換算係数を用いることができ
る。コンデンサ１００の値は回路内の電界効果トランジ
スタ、電圧調整回路及びクランプと共に他のリアクタン
ス構成部分によつて示される可変キヤパシタンス効果を
マスクするために選ばれる。コンデンサ１００をもたな
い回路のキヤパシシタンスは約40〔ｐＦ〕で電圧及び温
度により変化する。 100〔ｐＦ〕の値を有し、電圧及び
温度ではほとんど変化しないコンデンサ１００のもつ安
定効果により、ランプ長はコンデンサ１００と並列に配
置され測定されるキヤパシタンスの値により直線的に−
５〔％〕又は＋５〔％〕だけ変化する。コンデンサ１０
０は時間及び温度変化に関係なく高度に安定するように
選択される。例えばＰＦＥＴフイルムコンデンサを用い
ることができる。

【００５９】一度校正を実行すると、集積化されてない
ボード又は基板上の回路網のキヤパシタンスをテストす
ることができる。図１１のフローチヤートはプログラマ
ブルコントローラ２１及び高電圧ランプモニタ５間の相
互作用を示す。ホストコンピユータはテストされる基板
又はボードに電圧選択信号及びドエル選択信号を与え
る。可変プローブ１５の位置はロボツト型処理機によつ
てセツトされる。１つ又は２つのプローブを用いること
ができる。テストを開始するためにテスト開始信号をプ
ログラマブルコントローラ２１、接地された信号プロー
ブ、テストされるボードすなわち基板に接続された高電
圧ランプモニタ５及び５〔％〕以下のランプ電圧によつ
て生じさせる必要がある。このことはＡＮＤブロツク２
８１においてチエツクされる。ＡＮＤブロツクに接続さ
れる４つの条件が「真」であるとき、ブロツク２８３に
おいて高電圧ランプモニタ５に送出されるテストイネー
ブル信号２５が発生する。

【００６０】テスト中に１又は10〔ms〕ドエルが用いら
れるか否かに基づいてプログラマブルコントローラ２１
によつて２〔ms〕又は20〔ms〕のいずれかのブロツク２
８５において開始プログラムの中断が開始される。当該
プログラムの中断はテストが完了することができるほど
十分長い。１つの可動プローブを用いた場合、この可動
プローブをチエツクされる回路網の一端に配置してこの
端を接地する。回路網内の断線をチエツクするときに単
一のプローブを用いる。２つのプローブを用いたとき、
この２つのプローブは他の回路網への短絡若しくは電源
面又は接地面への短絡についてチエツクされる回路網の
両端を接地する。

【００６１】プログラムの中断中、ブロツク２８３にお
いてテストイネーブル信号、ランプ電圧選択信号及びド
エル選択信号がプログラマブルコントローラ２１から高
電圧ランプモニタ５に送られる。選択された定電流源は
プローブ１５によつて接地される回路網をチヤージアツ
プする定電流を与える。ランプ電圧が５〔％〕に到達す
ると、５〔％〕ランプラツチ回路をセツトし、５〔％〕
ランプレベル信号及び５〔％〕ランプラツチ回路を
「高」レベルに遷移し、これらラインをＤＩ／ＤＯイン
タフエース２３を介してプログラマブルコントローラ２
１に接続する。この５〔％〕ランプレベル信号はランプ
電圧が現在５〔％〕以上か又は以下かを示す。この５
〔％〕ランプラツチ回路は、このラツチ回路が最後にリ
セツトされた時間以降にランプ電圧が５〔％〕に到達し
たか否かを示す。プログラマブルコントローラ２１は、
プログラムの中断が完了した後に、ブロツク２８７の５
〔％〕ラツチ回路がセツトされることをチエツクする。

【００６２】５〔％〕ラツチ回路がセツトされたとき、
ランプ10〜20〔％〕コンパレータ対１１１及び１１３の
出力は、ランプ電圧が10〔％〕に到達したとき、15ビツ
トカウンタ２００を始動させ、かつランプ電圧が20
〔％〕に到達したときカウンタ２００を停止させる。10
〜90〔％〕コンパレータ対１０７及び１０９はランプ電
圧が10〔％〕に到達したとき16ビツトカウンタ１６１を
始動し、ランプが90〔％〕に到達したときカウンタ１６
１を停止させる。ランプ電圧が90〔％〕に到達すると予
め選択された１又は10〔ms〕ドエルが開始され、可変遅
延タイマ回路１７３は10〜90〔％〕電圧ランプが生ずる
のに要する時間に基づいた遅延を与える。この可変遅延
は遅延されたパルスが開始される前にランプオーバーシ
ユート及びリンギングを十分に整定することができる。
遅延されたパルスは少なくとも10〔ms〕ドエルが単安定
シヨツトタイマ２０１によつて与えられるまで継続す
る。初期漏れラツチ回路２１７は、可変遅延タイマ回路
１７３が最初に「高」レベルの出力を与えるときに漏れ
があるか否かを確認する。ドエル漏れラツチ回路２２１
は可変遅延回路１７３が「高」レベルの出力を与えた後
に、かつカウンタ２００を読み取る前に漏れを検出す
る。漏れを検出した場合、モニタのＲＣ時間定数を介し
て15ビツトラツチ回路４３からのカウントを含んで漏れ
ビツトをセツトする。上述のことは、電流及び電圧の双
方を示し、かつテスト中の回路内のリアクタンス素子を
考慮するオシロスコープデイスプレイ上で何を検査する
かの観点から記述される。

【００６３】ブロツク２８６においてプログラムの中断
が完了すると、判定ブロツク２８７において５〔％〕ラ
ツチ回路３５はこれがセツトされたか否かを調べる。５
〔％〕ラツチ回路３５がセツトされなかつた場合、ブロ
ツク２９１において充電チエツクメツセージが記憶さ
れ、ブロツク２９３においてテストが中断し、ブロツク
２９５においてテストイネーブル信号ライン２５が低下
する。ブロツク２９７において90〔％〕ラツチ回路３３
がチエツクされる。90〔％〕ラツチ回路３３がセツトさ
れない場合、ブロツク３０３において電源面短絡誤差又
は接地面短絡誤差としてこの状況が記録され、ブロツク
２９５においてテストイネーブル信号ライン２５が低下
する。90〔％〕ラツチ回路３３がセツトされるとき、ブ
ロツク３０５において０〜５〔％〕電圧レベルを再度チ
エツクしてもはや適用されないランプ電圧が５〔％〕以
下に放電されたか否かを判定する。高電圧ランプモニタ
５のＲＣ時間定数が、２〔ms〕又は20〔ms〕の中断が終
了する前にランプ電圧を放電しなかつたとき、ブロツク
３０７において放電誤差の中断が記録される。ブロツク
２９５において当該テストを中断してテストイネーブル
信号ライン２５を低下させる。判定ブロツク３０５にお
いて決定されたように電圧を５〔％〕以下に降下させた
場合、ブロツク３０８において電流選択信号を「高」レ
ベルにセツトして漏れビツトをもつ10〜20〔％〕カウン
タ信号がデータバスを介してプログラマブルコントロー
ラ２１に送られる。判定ブロツク３０９において漏れビ
ツトを検査する。漏れビツトがセツトされると、ブロツ
ク３１１において漏れ誤差を記録してブロツク２９５に
おいてテストイネーブル信号ライン２５を低下させる。
漏れ誤差は、回路網間の抵抗通路のために回路網が故障
を生じたときに生じ得る。漏れビツトがセツトされない
場合、ブロツク３１３において10〜90〔％〕カウンタを
読み取り、ブロツク２９５においてテストイネーブル信
号ライン２５を低下させる。ブロツク３１７においてキ
ヤパシタンスは、10〜90〔％〕カウンタからゼロカウン
トを引いて換算係数を乗ずることによつて決定される。
セツトされる漏れのために抵抗値が大きいことを明らか
にすることができる。抵抗値が小さいとき、測定された
キヤパシタンスが予想値以上の大きさの場合この故障状
態を決定することができる。

【００６４】回路網が断線状態にあることを明らかにす
るために、１つの可動プローブをチエツクされる回路網
の一端に配置して測定する。その後可動プローブを他の
端に配置して再度測定する。その結果生じたキヤパシタ
ンスの測定値を予想したキヤパシタンスの値と比較す
る。当該回路網は測定されたキヤパシタンスの値が予想
値以下であるとき断線であると判断する。

【００６５】上述のことは、耐電圧試験を提供すると共
にキヤパシタンスを測定し、回路網間の高抵抗漏れパス
を検出するキヤパシタンス及び漏れ試験装置について述
べて来た。

【００６６】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えてもよい。

【００６７】

【発明の効果】上述のように本発明によれば、一定の充
電電流を流して公称回路網キヤパシタンスを測定された
回路網のキヤパシタンスと比較することによつて、短絡
及び断線を簡易かつ確実に検出できる。

【図面の簡単な説明】

【図１】図１はキヤパシタンスを測定し、かつ集積化さ
れてないボード又は基板上の漏れを検出する高電圧ラン
プモニタを含むシステムを示すブロツク図である。

【図２】図２は高電圧ランプモニタの第１のアナログ回
路部を示す回路図である。

【図３】図３は高電圧ランプモニタの第２のアナログ回
路部を示す回路図である。

【図４】図４は高電圧ランプモニタの第３のアナログ回
路部を示す回路図である。

【図５】図５は図２、図３及び図４の接続配置関係を示
す略線図である。

【図６】図６は高電圧ランプモニタの第１のデイジタル
回路部を示す回路図である。

【図７】図７は高電圧ランプモニタの第２のデイジタル
回路部を示す回路図である。

【図８】図８は図６及び図７の接続配置関係を示す略線
図である。

【図９】図９は高電圧ランプモニタを校正する際に用い
られる処理ステツプを示すフローチヤートである。

【図１０】図１０は図１に示すテストブロツクの詳細を
示す略線図である。

【図１１】図１１は検査される回路網内のキヤパシタン
ス及び漏れを判定する際に用いられるステツプを示すフ
ローチヤートである。

【図１２】図１２はオシロスコープの直接電圧デイスプ
レイ上には見られないランプ終端部にあるＲＣ整定位相
シフトを示す時間機能としてのランプ電圧を示すグラフ
である。

【符号の説明】

5 ……高電圧ランプモニタ、７……固定プローブ、９…
…接地面、１１……多層装置、１３……回路網、１５…
…可動プローブ、１７……テストブロツク、２１……プ
ログラマブルコントローラ、２３……ＤＩ／ＤＯインタ
フエース、２５……テストイネーブル信号ライン、２７
……テストイネーブルラツチ回路、３１、５３、１６
４、２０５、２１１……インバータ、３３……90〔％〕
ラツチ回路、３５……５〔％〕ラツチ回路、４１……16
ビツトレジスタ、４３……15ビツトレジスタ、４５、４
７、２２７……ＡＮＤゲート、５１、２２５……ＯＲゲ
ート、５２……ランプ電圧選択ライン、５５…… 500
〔ｖ〕ゲート信号ライン、５７…… 250〔ｖ〕ゲート信
号ライン、６１…… 500〔ｖ〕ランプ発生回路、６３…
… 250〔ｖ〕ランプ発生回路、６４……電圧調整回路、
６５、７５……ＬＥＤ／フオトトランジスタ、６７、７
５、１１２、１１４……演算増幅回路、７１、７７……
ＦＥＴ、７２、８１……検出用抵抗、８３〜８６、９
３、９５、９７、１４５、１９１……抵抗、８７……バ
イアス回路、９１……遅延スイツチ、９９……クランプ
ダイオード、１００、１８１……コンデンサ、１０１…
…漏れ検出用抵抗、１０３、１２３……ランプ電圧コン
プレツサ、１０４……ランプ電圧コンパレータ、１０５
……漏れコンパレータ、１０６……電圧デバイダ、１０
７、１０９、１１１、１１３、１１５、１１７、１８５
……コンパレータ、１２１、１５３……プルアツプ抵
抗、１２２Ａ〜１２２Ｄ、１５１Ａ、１５１Ｂ、１６
７、１７１……可変抵抗、１２４、１２５……フイード
バツク抵抗、１２７……差動増幅回路、１２８……差動
増幅回路部、１３１……非反転増幅回路、１３３……疑
似対数アナログステツプ加算回路、１３５、１３７、１
４１……増幅回路、１４３Ａ、１４３Ｂ、１４３Ｃ……
アナログ加算回路、１５５……フイードバツクコンデン
サ、１６１……16ビツトカウンタ、１６３……64〔ＭＨ
ｚ〕クロツク回路、１７３……可変遅延タイマ回路、１
７７、１９３……ＮＰＮトランジスタ、１８３……定電
圧源、１９７、２０１、２０７、２１３……単安定シヨ
ツトタイマ、２００……15ビツトカウンタ、２０３……
ドエル選択ライン、２１５……漏れイネーブルラツチ回
路、２１７……初期漏れラツチ回路、２２１……ドエル
漏れラツチ回路、２２３……ドエル漏れ出力ラツチ回
路、２３１……パリテイ発生回路、２６６〜２７２……
タツチパツド。

【外字１】

フロントページの続き (72)発明者フロイド・ウイリアム・オルセンアメリカ合衆国、ペンシルバニア州18810 −1821、アゼンス、メイン・ストリート、エヌ．607番地 (72)発明者エドワード・ジエイ・タシロアメリカ合衆国、ニユーヨーク州、ニユーアーク・バレイ、カマーレイン・ロード60 番地、アールデイー・ボツクス４号

Claims

【特許請求の範囲】

【請求項１】誘電体によつて導電材料面から分離された
回路ボード又は回路基板上の回路網を検査する装置にお
いて、上記回路網及び上記面間の電圧をランプアツプしかつ保
持する、上記回路網及び上記面のうちの一方に接続され
た電流源手段並びに上記回路網及び上記面のうちの他方
に接続された接地手段と、上記回路網及び上記面間の電圧を測定する手段と、上記回路網及び上記面の両端電圧について、上記電流源
手段によつて充電されるときに予定の量を増加させるの
に必要な時間を測定する手段と、上記面及び上記回路網の両端電圧を予定の制限値に制限
し保持する手段と、予定の制限値に上記電圧を保持するために上記電流源に
よつて供給される電流を監視し、これにより上記制限さ
れた電圧に到達した後に供給される電流が他の回路網へ
の漏れを示すようにするモニタ手段とを具えることを特
徴とする回路網検査装置。
【請求項２】さらに上記検査される回路網及び上記面間
のキヤパシタンスを決定する時間を測定する上記手段に
結合された手段を具えることを特徴とする請求項１に記
載の回路網検査装置。
【請求項３】上記電圧を測定する上記手段は、上記電流
源と直列の検出用抵抗及び上記検出用抵抗のいずれか一
方の側に結合された電圧コンプレツサ回路手段を具える
ことを特徴とする請求項１に記載の回路網検査装置。
【請求項４】上記供給される電流を監視する上記手段は
上記時間を測定する上記手段に結合され、上記電流源に
よつて供給される上記電流を監視する前に上記電圧に対
する上記時間の関数である遅延を供給することにより、
予定の量を増加させることを特徴とする請求項１に記載
の回路網検査装置及び方法。
【請求項５】回路網及び面間のキヤパシタンスを検査
し、かつ上記回路網及び上記面間の短絡を検査する装置
において、上記回路網及び上記面間の電圧を増加させる上記回路網
及び上記面の一方に接続された電流源手段並びに上記回
路網及び上記面の他方に接続された接地手段と、上記回路網及び上記面間の電圧を測定する手段と、上記予定の時間以下で上記予定の電圧に到達できない場
合は上記回路網及び上記面間が短絡であることを示すよ
うに、上記電流源手段によつて充電された上記面及び上
記回路網の予定の両端電圧に予定の時間以下で到達する
か否かを決定する手段と、上記電流源によつて充電された上記回路網及び上記面の
両端電圧が予定の値に到達するのに必要な時間を測定す
る手段と、を具え、上記予定の値に到達するのに必要な時間は上記回路網の
キヤパシタンスを示すことを特徴とする回路網検査装
置。
【請求項６】さらに上記検査される回路網及び上記面間
のキヤパシタンスを決定する時間を測定する上記手段に
結合された手段を具えることを特徴とする請求項５に記
載の回路網検査装置。
【請求項７】上記電圧を測定する上記手段は、上記電流
源と直列の検出用抵抗及び上記検出用抵抗のいずれか一
方の側に結合された電圧コンプレツサ回路手段を具える
ことを特徴とする請求項５に記載の回路網検査装置。
【請求項８】誘電体によつて導電材料面から分離された
回路網を検査する方法において、増加したランプを提供し、かつ回路網及び面間に定電圧
を保持するために上記回路網及び上記面の一方に電流を
供給し、上記回路網及び上記面の他方を接地するステツ
プと、上記回路網及び上記面の両端電圧が予定の値に到達する
のに必要な時間を測定するステツプと、上記回路網及び上記面の両端電圧を予定の制限値に制限
するステツプと、上記電圧を予定の制限値に保持するために供給された上
記電流量を監視するステツプと、上記制限される電圧に到達した後に供給される上記電流
が予定の値以上であるときには他の回路網に漏れ状態を
記録するステツプとを具えることを特徴とする回路網検
査方法。
【請求項９】誘電体によつて導電材料面から分離された
プリント回路ボード又は基板上の回路網を検査する方法
において、上記検査される回路網及び上記面間の電圧を増加させる
ために上記回路網及び上記面の一方に電流を供給し、上
記回路網及び上記面の他方を接地させるステツプと、予定の時間期間が終了する前に上記検査される回路網及
び上記面の第１の予定の両端電圧に到達するか否かを決
定するステツプと、上記時間期間が終了する前に上記電圧に到達しないとき
は上記検査される回路網及び上記面間の短絡を記録する
ステツプと、上記検査される回路網及び上記面の両端電圧が第２の予
定の値に到達するのに必要な時間を測定するステツプ
と、上記第２の予定の値に到達するのに必要な時間から、上
記検査される回路網及び上記面間のキヤパシタンスを決
定するステツプとを具えることを特徴とする回路網検査
方法。