JPH0659277A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0659277A JPH0659277A JP21005792A JP21005792A JPH0659277A JP H0659277 A JPH0659277 A JP H0659277A JP 21005792 A JP21005792 A JP 21005792A JP 21005792 A JP21005792 A JP 21005792A JP H0659277 A JPH0659277 A JP H0659277A
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Abstract
(57)【要約】
【目的】半導体装置を安価に、高歩留まりで製造する半
導体装置の構造及び製造方法を提供することを目的とす
る。 【構成】成膜工程を３回，パターニング工程４回ですま
せる。即ち１回目では基板上１に透明導電層６，低抵抗
層７，不純物を含む半導体層５を連続成膜しほぼ同一パ
ターンに形成する。次いで２回目では半導体層４，絶縁
体層３，低抵抗層２を連続成膜しほぼ同一パターンに形
成する。更に３回目で透明導電層６上の不純物を含む半
導体層５，低抵抗層７を、更に絶縁体層１４を積層し４
回目で絶縁体層１４をドライエッチング法を用いてパタ
ーニングする。
導体装置の構造及び製造方法を提供することを目的とす
る。 【構成】成膜工程を３回，パターニング工程４回ですま
せる。即ち１回目では基板上１に透明導電層６，低抵抗
層７，不純物を含む半導体層５を連続成膜しほぼ同一パ
ターンに形成する。次いで２回目では半導体層４，絶縁
体層３，低抵抗層２を連続成膜しほぼ同一パターンに形
成する。更に３回目で透明導電層６上の不純物を含む半
導体層５，低抵抗層７を、更に絶縁体層１４を積層し４
回目で絶縁体層１４をドライエッチング法を用いてパタ
ーニングする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の構造及び
製造方法に関し、更に詳しく言えば、半導体元素等を含
む基板上に形成された半導体装置、及びガラス，石英等
の無機物質，プラスチック樹脂等の有機物質，透明また
は不透明基板上に形成された半導体装置の構造及び製造
方法に関する。
製造方法に関し、更に詳しく言えば、半導体元素等を含
む基板上に形成された半導体装置、及びガラス，石英等
の無機物質，プラスチック樹脂等の有機物質，透明また
は不透明基板上に形成された半導体装置の構造及び製造
方法に関する。
【０００２】
【従来の技術】図９（ａ)〜(ｅ）はＴＦＴ（Thin Film
Transistor：薄膜トランジスター）構造及び製造方法を
説明する断面図である。
Transistor：薄膜トランジスター）構造及び製造方法を
説明する断面図である。
【０００３】同図（ｅ）は、トランジスター部としての
ゲート層／ゲート絶縁層／半導体層／ソース，ドレイン
層からなる半導体装置を示している。
ゲート層／ゲート絶縁層／半導体層／ソース，ドレイン
層からなる半導体装置を示している。
【０００４】同図（ｅ）において、１はＳｉ，硝子，プ
ラスチック等の基板、２はゲート電極、３は層間絶縁
層、４は半導体層、５は半導体層とコンタクトを取るた
めの不純物を含む半導体層、６はソース及びドレイン電
極（液晶駆動）用の透明導電層、７はＡｌ等のソース及
びドレイン配線からなる薄膜トランジスターである。な
お、液晶付加容量電極及び液晶保持容量電極の容量電極
部分は省略してある。基板１上に絵素電極となる透明導
電層５、及びソース，ドレイン電極及び配線５，７上
に、ゲート電極２と同一形状にゲート絶縁体層３と半導
体層４をパターニング形成した構成を有する。図９
（ｅ）はソース，ドレイン電極上に不純物を含む半導体
層５を付けた場合で、ない場合もある。その製造工程を
図９(ａ)〜(ｅ)で説明する。第１の工程で透明絶縁基板
１上にドレイン絵素電極となる透明導電層６，ソース電
極，ドレイン電極及び配線となるＡｌ等の第一の低抵抗
層５，半導体層とコンタクトを取るための不純物を含む
半導体層５′をスパッタ法，ＣＶＤ法等を用いて積層す
る（同図（ａ））。第２の工程で、上記第１の工程で得
られ基板上に、ソース，ドレイン分離パターン用レジス
ト９をフォトレジストで形成する（同図（ｂ））。次に
第３の工程で、レジスト９をマスクにして、不純物を含
む半導体層５，第一の低抵抗層７，透明導電層６をエッ
チングし、レジストを剥離する（同図（ｃ））。さらに
第４の工程で、プラズマＣＶＤ法，スパッタ法，蒸着法
等により半導体層４，絶縁体層３，ゲート電極及び配線
となる第２の低抵抗層２を積層し、ゲートパターン用の
レジスト１３をフォトレジストで形成する（同図
（ｅ））。最終の第５の工程では、前記レジスト１３を
マスクにして、図９（ｅ）の様に、ゲート電極及び配線
となる第二の低抵抗層２，絶縁体層３，半導体層４，不
純物を含む半導体層５及び第一の低抵抗層７をエッチン
グし、レジストを除去して、図９（ｅ）に示すような半
導体装置を形成する。なお、この種の半導体装置として
関連するものには例えば特開昭61−78166号，同62−529
70号，同61−183622号，同61−188967号，同62−234131
号，同63−29977 号，特開平3−60042号，特公平4−260
84号等が挙げられる。
ラスチック等の基板、２はゲート電極、３は層間絶縁
層、４は半導体層、５は半導体層とコンタクトを取るた
めの不純物を含む半導体層、６はソース及びドレイン電
極（液晶駆動）用の透明導電層、７はＡｌ等のソース及
びドレイン配線からなる薄膜トランジスターである。な
お、液晶付加容量電極及び液晶保持容量電極の容量電極
部分は省略してある。基板１上に絵素電極となる透明導
電層５、及びソース，ドレイン電極及び配線５，７上
に、ゲート電極２と同一形状にゲート絶縁体層３と半導
体層４をパターニング形成した構成を有する。図９
（ｅ）はソース，ドレイン電極上に不純物を含む半導体
層５を付けた場合で、ない場合もある。その製造工程を
図９(ａ)〜(ｅ)で説明する。第１の工程で透明絶縁基板
１上にドレイン絵素電極となる透明導電層６，ソース電
極，ドレイン電極及び配線となるＡｌ等の第一の低抵抗
層５，半導体層とコンタクトを取るための不純物を含む
半導体層５′をスパッタ法，ＣＶＤ法等を用いて積層す
る（同図（ａ））。第２の工程で、上記第１の工程で得
られ基板上に、ソース，ドレイン分離パターン用レジス
ト９をフォトレジストで形成する（同図（ｂ））。次に
第３の工程で、レジスト９をマスクにして、不純物を含
む半導体層５，第一の低抵抗層７，透明導電層６をエッ
チングし、レジストを剥離する（同図（ｃ））。さらに
第４の工程で、プラズマＣＶＤ法，スパッタ法，蒸着法
等により半導体層４，絶縁体層３，ゲート電極及び配線
となる第２の低抵抗層２を積層し、ゲートパターン用の
レジスト１３をフォトレジストで形成する（同図
（ｅ））。最終の第５の工程では、前記レジスト１３を
マスクにして、図９（ｅ）の様に、ゲート電極及び配線
となる第二の低抵抗層２，絶縁体層３，半導体層４，不
純物を含む半導体層５及び第一の低抵抗層７をエッチン
グし、レジストを除去して、図９（ｅ）に示すような半
導体装置を形成する。なお、この種の半導体装置として
関連するものには例えば特開昭61−78166号，同62−529
70号，同61−183622号，同61−188967号，同62−234131
号，同63−29977 号，特開平3−60042号，特公平4−260
84号等が挙げられる。
【０００５】
【発明が解決しようとする課題】上記従来技術では工程
短縮の点について配慮がされているが、製造装置低減の
点について配慮がされておらず半導体装置製造コストが
まだ高価である、またソース，ドレイン電極とゲート電
極がゲート絶縁体層及び半導体層の端面でしか分離され
ておらず歩留まりが上がらない等の問題があった。
短縮の点について配慮がされているが、製造装置低減の
点について配慮がされておらず半導体装置製造コストが
まだ高価である、またソース，ドレイン電極とゲート電
極がゲート絶縁体層及び半導体層の端面でしか分離され
ておらず歩留まりが上がらない等の問題があった。
【０００６】本発明の目的は安価な半導体装置製造を高
歩留まりで提供することにある。
歩留まりで提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の構造とその製造方法は、基板
上にソース，ドレイン電極層，半導体層，絶縁体層、及
びゲート電極層を順に形成したスタッガー型構造であ
り、ソース，ドレイン電極層を一括に形成し、一括にパ
ターニングし、半導体層，絶縁体層、及びゲート電極層
を一括に形成し、一括にパターニングする製造方法とし
たものである。
に、本発明の半導体装置の構造とその製造方法は、基板
上にソース，ドレイン電極層，半導体層，絶縁体層、及
びゲート電極層を順に形成したスタッガー型構造であ
り、ソース，ドレイン電極層を一括に形成し、一括にパ
ターニングし、半導体層，絶縁体層、及びゲート電極層
を一括に形成し、一括にパターニングする製造方法とし
たものである。
【０００８】
【作用】上記構造とその製造方法を用いれば半導体装置
は３回の成膜と４回のパターニングで製造できる。それ
によって、半導体装置は製造工程が短くなりまた製造設
備数も少なくなるので、半導体装置は短時間で安価に製
造できる。また、透明電導（ＩＴＯ）層と半導体層との
コンタクトのための不純物を含む半導体（ｎ+ ａ−Ｓ
ｉ）層との間に金属（バリアメタル）層が入っているた
め、ＩＴＯ層中の酸素がｎ+ ａ−Ｓｉ層中に拡散し酸化
絶縁層を形成することもない、また、ソース，ドレイン
電極層とゲート電極層をソース，ドレイン電極層上の面
で絶縁分離出来る。それによって、製造歩留まりが向上
する。
は３回の成膜と４回のパターニングで製造できる。それ
によって、半導体装置は製造工程が短くなりまた製造設
備数も少なくなるので、半導体装置は短時間で安価に製
造できる。また、透明電導（ＩＴＯ）層と半導体層との
コンタクトのための不純物を含む半導体（ｎ+ ａ−Ｓ
ｉ）層との間に金属（バリアメタル）層が入っているた
め、ＩＴＯ層中の酸素がｎ+ ａ−Ｓｉ層中に拡散し酸化
絶縁層を形成することもない、また、ソース，ドレイン
電極層とゲート電極層をソース，ドレイン電極層上の面
で絶縁分離出来る。それによって、製造歩留まりが向上
する。
【０００９】
【実施例】以下、本発明の一実施例のＴＦＴの構造及び
製造方法を図１，図２，図３，図４、及び図５により説
明する。図１は本発明の一実施例の半導体装置の平面
図。また、図２（ａ)〜(ｅ），図３（ｆ)(ｇ）は本発明
の一実施例の図１のＡ−Ａ′半導体装置の構造及び製造
方法を説明する断面図、また図４（ａ)〜(ｃ）は本発明
の一実施例の図１のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′半導
体装置の断面図、また図５（ａ)〜(ｂ）は本発明の一実
施例の端子部の断面図である。基板１上に透明導電（絵
素電極）層６及び第一の低抵抗（ソース，ドレイン電極
及び配線）層７上に、第一の絶縁体層３とほぼ同一形状
に半導体層４をパターニング形成した構成を有し、第二
の低抵抗（ゲート電極）層２は第一の絶縁層３及び半導
体層４よりも小さな形状を有する。図２，図３はソー
ス，ドレイン電極層上に不純物を含む半導体（ｎ+ ａ−
Ｓｉ）層５を付けた場合で、ない場合もある。その製造
工程を図２（ａ)〜(ｅ），図３（ｆ）（ｇ）で説明す
る。第１の工程で基板１上にＩＴＯ（インジウムスズ酸
化物），ＳｎＯ2，Ｉｎ2Ｏ3 材料等の透明導電層６，Ｔ
ａ，Ａｌ，Ｃｒ，Ｔｉ，Ｗ，Ｍｏ，Ｃｕ材料等あるいは
それらの積層材料あるいは合金材料等の第一の低抵抗層
７，不純物を含む半導体（ｎ+ ａ−Ｓｉ）層５をスパッ
タ法，ＣＶＤ法等により真空を破らず連続的に形成し
（図２（ａ））、ソース及びドレインパターン用レジス
ト９をフォトレジスト等で形成し（図２（ｂ））、それ
をマスクにして前記不純物を含む半導体層５，第一の低
抵抗層７及び透明導電層６をドライエッチング法を用い
て一括パターニングし、その後、前記レジスト９を除去
する（図２（ｃ））。第２の工程で、上記第１の工程で
得られ基板上に、ＣＶＤ法，スパッタ法等により半導体
層４，第一の絶縁体層３，第二の低抵抗層２を真空を破
らず連続的に形成し、さらにゲートパターン用レジスト
１３をフォトレジスト等で形成し（図２（ｄ））、それ
をマスクにして、第二の低抵抗層２をドライエッチング
法を用いてエッチングし、第二の低抵抗（ゲート電極及
び配線）層パターン２を形成し、その後、前記レジスト
１３を除去する（図２（ｅ））。第３の工程では、さら
にパターニングしたレジスト１５をマスクにして、第一
の絶縁体層３，半導体層４，不純物を含む半導体層５及
び第一の低抵抗層７をドライエッチング法を用いて一括
エッチングし、その後、前記レジスト１５を除去する
（図３（ｇ））。最終の第４の工程では、ＴＦＴ保護用
の第二の絶縁体層１４をＣＶＤ法，スパッタ法等により
形成し、レジスト１６をマスクにして（図３（ｈ））、
絶縁体層１４をドライエッチング法を用いてエッチング
する。レジストを除去して、図３（ｉ）に示すような半
導体装置を形成する。
製造方法を図１，図２，図３，図４、及び図５により説
明する。図１は本発明の一実施例の半導体装置の平面
図。また、図２（ａ)〜(ｅ），図３（ｆ)(ｇ）は本発明
の一実施例の図１のＡ−Ａ′半導体装置の構造及び製造
方法を説明する断面図、また図４（ａ)〜(ｃ）は本発明
の一実施例の図１のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′半導
体装置の断面図、また図５（ａ)〜(ｂ）は本発明の一実
施例の端子部の断面図である。基板１上に透明導電（絵
素電極）層６及び第一の低抵抗（ソース，ドレイン電極
及び配線）層７上に、第一の絶縁体層３とほぼ同一形状
に半導体層４をパターニング形成した構成を有し、第二
の低抵抗（ゲート電極）層２は第一の絶縁層３及び半導
体層４よりも小さな形状を有する。図２，図３はソー
ス，ドレイン電極層上に不純物を含む半導体（ｎ+ ａ−
Ｓｉ）層５を付けた場合で、ない場合もある。その製造
工程を図２（ａ)〜(ｅ），図３（ｆ）（ｇ）で説明す
る。第１の工程で基板１上にＩＴＯ（インジウムスズ酸
化物），ＳｎＯ2，Ｉｎ2Ｏ3 材料等の透明導電層６，Ｔ
ａ，Ａｌ，Ｃｒ，Ｔｉ，Ｗ，Ｍｏ，Ｃｕ材料等あるいは
それらの積層材料あるいは合金材料等の第一の低抵抗層
７，不純物を含む半導体（ｎ+ ａ−Ｓｉ）層５をスパッ
タ法，ＣＶＤ法等により真空を破らず連続的に形成し
（図２（ａ））、ソース及びドレインパターン用レジス
ト９をフォトレジスト等で形成し（図２（ｂ））、それ
をマスクにして前記不純物を含む半導体層５，第一の低
抵抗層７及び透明導電層６をドライエッチング法を用い
て一括パターニングし、その後、前記レジスト９を除去
する（図２（ｃ））。第２の工程で、上記第１の工程で
得られ基板上に、ＣＶＤ法，スパッタ法等により半導体
層４，第一の絶縁体層３，第二の低抵抗層２を真空を破
らず連続的に形成し、さらにゲートパターン用レジスト
１３をフォトレジスト等で形成し（図２（ｄ））、それ
をマスクにして、第二の低抵抗層２をドライエッチング
法を用いてエッチングし、第二の低抵抗（ゲート電極及
び配線）層パターン２を形成し、その後、前記レジスト
１３を除去する（図２（ｅ））。第３の工程では、さら
にパターニングしたレジスト１５をマスクにして、第一
の絶縁体層３，半導体層４，不純物を含む半導体層５及
び第一の低抵抗層７をドライエッチング法を用いて一括
エッチングし、その後、前記レジスト１５を除去する
（図３（ｇ））。最終の第４の工程では、ＴＦＴ保護用
の第二の絶縁体層１４をＣＶＤ法，スパッタ法等により
形成し、レジスト１６をマスクにして（図３（ｈ））、
絶縁体層１４をドライエッチング法を用いてエッチング
する。レジストを除去して、図３（ｉ）に示すような半
導体装置を形成する。
【００１０】次に、本発明の他の一実施例のＴＦＴの構
造を図６，図７により説明する。製造方法は図４と類似
している。図１は本発明の一実施例の半導体装置の平面
図。また、図６，図７は本発明の一実施例の図１のＡ−
Ａ′半導体装置の構造及び製造方法を説明する断面図で
ある。第１の工程で基板１上ＩＴＯ（インジウムスズ酸
化物），ＳｎＯ2，Ｉｎ2Ｏ3 材料等の透明導電層６，Ｔ
ａ，Ａｌ，Ｃｒ，Ｔｉ，Ｗ，Ｍｏ，Ｃｕ材料等あるいは
それらの積層材料あるいは合金材料等の低抵抗層７をス
パッタ法，ＣＶＤ法等により真空を破らず連続的に形成
し（図６(ａ)）、ソース，ドレイン配線層５，ドレイン
絵素電極層６をドライエッチング法を用いてパターニン
グする（図６（ａ)(ｂ））。第２の工程で、上記第１の
工程で得られ基板上に、プラズマＣＶＤ法，スパッタ法
等により半導体層４，絶縁体層３，低抵抗層２を真空を
破らず連続的に形成し、さらに、ゲートパターン用のレ
ジスト１３をフォトレジストで形成し（図６（ｄ））、
それをマスクにして、低抵抗層２をドライエッチング法
を用いてエッチングしゲート電極層２を形成し、さら
に、レジスト１３及びゲート電極層２をマスクにしてイ
オン注入法あるいはプラズマドーピング法等により半導
体層４中に不純物をドーピング層５′を形成する（図６
（ｅ））。第３の工程では、さらにパターニングしたレ
ジスト１５をマスクにして（図７（ｆ））、絶縁体層
３，不純物をドーピングした半導体層５′及び第一の低
抵抗層７をドライエッチング法を用いて一括エッチング
し、レジストを除去する（図７（ｇ））。その後最終の
第４の工程では、ＴＦＴ保護用絶縁体層１４をプラズマ
ＣＶＤ法，スパッタ法等により形成し、レジスト１６を
マスクにして（図７（ｈ））、絶縁体層１４をドライエ
ッチング法を用いてエッチングし、レジストを除去し
て、図６（ｅ）に示すような半導体装置を形成する。ま
た、今回はフォトレジストを用いてパターニングしたが
もちろん印刷技術を用いてパターニングしても構わな
い。また、上記第一絶縁体層３形成後にレーザーアニー
ル等を用いり半導体層４の膜質を向上すればさらなる高
性能を有する半導体装置を製造出来る。
造を図６，図７により説明する。製造方法は図４と類似
している。図１は本発明の一実施例の半導体装置の平面
図。また、図６，図７は本発明の一実施例の図１のＡ−
Ａ′半導体装置の構造及び製造方法を説明する断面図で
ある。第１の工程で基板１上ＩＴＯ（インジウムスズ酸
化物），ＳｎＯ2，Ｉｎ2Ｏ3 材料等の透明導電層６，Ｔ
ａ，Ａｌ，Ｃｒ，Ｔｉ，Ｗ，Ｍｏ，Ｃｕ材料等あるいは
それらの積層材料あるいは合金材料等の低抵抗層７をス
パッタ法，ＣＶＤ法等により真空を破らず連続的に形成
し（図６(ａ)）、ソース，ドレイン配線層５，ドレイン
絵素電極層６をドライエッチング法を用いてパターニン
グする（図６（ａ)(ｂ））。第２の工程で、上記第１の
工程で得られ基板上に、プラズマＣＶＤ法，スパッタ法
等により半導体層４，絶縁体層３，低抵抗層２を真空を
破らず連続的に形成し、さらに、ゲートパターン用のレ
ジスト１３をフォトレジストで形成し（図６（ｄ））、
それをマスクにして、低抵抗層２をドライエッチング法
を用いてエッチングしゲート電極層２を形成し、さら
に、レジスト１３及びゲート電極層２をマスクにしてイ
オン注入法あるいはプラズマドーピング法等により半導
体層４中に不純物をドーピング層５′を形成する（図６
（ｅ））。第３の工程では、さらにパターニングしたレ
ジスト１５をマスクにして（図７（ｆ））、絶縁体層
３，不純物をドーピングした半導体層５′及び第一の低
抵抗層７をドライエッチング法を用いて一括エッチング
し、レジストを除去する（図７（ｇ））。その後最終の
第４の工程では、ＴＦＴ保護用絶縁体層１４をプラズマ
ＣＶＤ法，スパッタ法等により形成し、レジスト１６を
マスクにして（図７（ｈ））、絶縁体層１４をドライエ
ッチング法を用いてエッチングし、レジストを除去し
て、図６（ｅ）に示すような半導体装置を形成する。ま
た、今回はフォトレジストを用いてパターニングしたが
もちろん印刷技術を用いてパターニングしても構わな
い。また、上記第一絶縁体層３形成後にレーザーアニー
ル等を用いり半導体層４の膜質を向上すればさらなる高
性能を有する半導体装置を製造出来る。
【００１１】また次に、本発明の他の一実施例のＴＦＴ
の構造及び製造方法を図８に示す。また、（ａ)〜(ｅ）
の構造及び製造方法は図２と同様である。図２（ｅ）に
示したように半導体層４，第一の絶縁体層３及び第二の
低抵抗層２を連続成膜し、ゲート電極及び配線形成後、
さらに、図８（ｆ）に示すよう第二の絶縁体層１４を堆
積する。さらに、レジスト１５をマスクにして（図８
（ｇ））、第二の絶縁体層１４，第一の絶縁体層３，半
導体層４，不純物を含む半導体層５及び第一の低抵抗層
７をドライエッチング法を用いて一括エッチングする。
レジストを除去して、図８（ｈ）に示すような半導体装
置を形成する。３回の成膜工程と３回のパターニング工
程で半導体装置を製造出来る。
の構造及び製造方法を図８に示す。また、（ａ)〜(ｅ）
の構造及び製造方法は図２と同様である。図２（ｅ）に
示したように半導体層４，第一の絶縁体層３及び第二の
低抵抗層２を連続成膜し、ゲート電極及び配線形成後、
さらに、図８（ｆ）に示すよう第二の絶縁体層１４を堆
積する。さらに、レジスト１５をマスクにして（図８
（ｇ））、第二の絶縁体層１４，第一の絶縁体層３，半
導体層４，不純物を含む半導体層５及び第一の低抵抗層
７をドライエッチング法を用いて一括エッチングする。
レジストを除去して、図８（ｈ）に示すような半導体装
置を形成する。３回の成膜工程と３回のパターニング工
程で半導体装置を製造出来る。
【００１２】また、半導体装置の材料の一例とドライエ
ッチング時の反応ガス例を表１に示す。
ッチング時の反応ガス例を表１に示す。
【００１３】
【表１】
【００１４】
【発明の効果】以上のように、本発明の半導体装置の構
造及び製造方法によれば、３回の連続成膜と４回のフォ
トレジストによるパターニングにより半導体装置を製造
できるので、半導体装置の欠陥が減少し歩留まりが向上
できる効果がある。また、製造装置の投資効率を減少で
きるので半導体装置を安価に製造できる効果もある。
造及び製造方法によれば、３回の連続成膜と４回のフォ
トレジストによるパターニングにより半導体装置を製造
できるので、半導体装置の欠陥が減少し歩留まりが向上
できる効果がある。また、製造装置の投資効率を減少で
きるので半導体装置を安価に製造できる効果もある。
【図１】本発明の半導体装置の平面図である。
【図２】図１Ａ−Ａ′の半導体装置の断面図である。
【図３】同じく半導体装置の断面図である。
【図４】本発明の半導体装置の製造方法工程断面図であ
る。
る。
【図５】本発明の他の実施例の半導体装置の断面図であ
る。
る。
【図６】同じく半導体装置の断面図である。
【図７】同じく半導体装置の断面図である。
【図８】従来例の構造を説明する断面図である。
【図９】従来例の半導体装置の製造方法工程断面図であ
る。
る。
１…基板、２…第一の低抵抗層（ゲート電極／ゲート配
線）、３…第一の絶縁体層、４…半導体層、５，５′…
不純物を含む半導体層、６…透明導電層、７…第二の低
抵抗層（ソース及びドレイン電極／配線）、９，１３，
１５，１６…レジストパターン、１４…第二の絶縁体
層。
線）、３…第一の絶縁体層、４…半導体層、５，５′…
不純物を含む半導体層、６…透明導電層、７…第二の低
抵抗層（ソース及びドレイン電極／配線）、９，１３，
１５，１６…レジストパターン、１４…第二の絶縁体
層。
Claims (16)
- 【請求項１】絶縁性基板上に、透明導電層，第一の低抵
抗層（ソース，ドレイン電極），不純物を含む半導体
層，半導体層，絶縁体層、および第二の低抵抗層(ゲー
ト電極)を順に形成したスタッガー型半導体装置に関し
て、前記第一の低抵抗層（ソース，ドレイン電極）およ
び、不純物を含む半導体層がほぼ同一形状にパターニン
グされたこと、また絶縁体層および半導体層がほぼ同一
形状にパターニングされ、前記第二の低抵抗層（ゲート
電極）は前記絶縁体層および半導体層の形状よりも小さ
くパターニングされた構造を有することを特徴とする半
導体装置。 - 【請求項２】絶縁性基板上に、透明導電層，第一の低抵
抗層（ソース，ドレイン電極），半導体層，絶縁体層、
および第二の低抵抗層（ゲート電極）を順に形成したス
タッガー型半導体装置に関して、絶縁体層および半導体
層がほぼ同一形状にパターニングされ、前記第二の低抵
抗層（ゲート電極）は前記絶縁体層および半導体層の形
状よりも小さくパターニングされた構造を有することを
特徴とする半導体装置。 - 【請求項３】基板上に透明導電層を形成する工程と、前
記透明導電層上に金属膜等の第一の低抵抗層を形成する
工程と、前記第一の低抵抗層上に不純物を含む半導体層
を連続して形成した後、該第一の耐エッチング性膜をパ
ターニングする工程と、前記パターニングされた第一の
耐エッチング性膜をマスクとして前記不純物を含む半導
体層，第一の低抵抗層，透明導電層をドライエッチング
法により一括エッチングし、第一の耐エッチング性膜を
剥離した後、続いて半導体層を形成する工程と、前記半
導体層上に第一の絶縁体層を形成する工程と、前記第一
の絶縁体層上に金属膜等の第二の低抵抗層を連続して形
成した後、該第二の耐エッチング性膜をパターニングす
る工程と、前記パターニングされた第二の耐エッチング
性膜をマスクとして前記第二の低抵抗層をドライエッチ
ング法によりエッチングし、耐第二のエッチング性膜を
剥離した後、第三耐エッチング性膜をパターニングする
工程と、前記パターニングされた第三の耐エッチング性
膜をマスクとして前記第一の絶縁体層，半導体層，不純
物を含む半導体層，第一の低抵抗層をドライエッチング
法により一括エッチングし、耐第三のエッチング性膜を
剥離した後、第二の絶縁体層を形成した後、第四の耐エ
ッチング性膜をパターニングする工程と、前記パターニ
ングされた第四の耐エッチング性膜をマスクとして前記
第二の絶縁体層をエッチングし、耐第四の耐エッチング
性膜を剥離する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項４】基板上に透明導電層を形成する工程と、前
記透明導電層上に金属膜等の第一の低抵抗層を形成する
工程を連続して形成した後、該第一の耐エッチング性膜
をパターニングする工程と、前記パターニングされた第
一の耐エッチング性膜をマスクとして前記第一の低抵抗
層，透明導電層をドライエッチング法により一括エッチ
ングし、第一の耐エッチング性膜を剥離した後、続いて
半導体層を形成する工程と、前記半導体層上に第一の絶
縁体層を形成する工程と、前記第一の絶縁体層上に金属
膜等の第二の低抵抗層を連続して形成した後、該第二の
耐エッチング性膜をパターニングする工程と、前記パタ
ーニングされた第二の耐エッチング性膜をマスクとして
前記第二の低抵抗層をドライエッチング法によりエッチ
ングし、耐第二のエッチング性膜を剥離した後、第三耐
エッチング性膜をパターニングする工程と、前記パター
ニングされた第三の耐エッチング性膜をマスクとして前
記第一の絶縁体層，半導体層，第一の低抵抗層をドライ
エッチング法により一括エッチングし、耐第三のエッチ
ング性膜を剥離する前又は後に、前記半導体層に不純物
をドープした後、第二の絶縁体層を形成した後、第四の
耐エッチング性膜をパターニングする工程と、前記パタ
ーニングされた第四の耐エッチング性膜をマスクとして
前記第二の絶縁体層をエッチングし、耐第四の耐エッチ
ング性膜を剥離する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項５】基板上に透明導電層を形成する工程と、前
記透明導電層上に金属膜等の第一の低抵抗層を形成する
工程と、該第一の耐エッチング性膜をパターニングする
工程と、前記パターニングされた第一の耐エッチング性
膜をマスクとして前記第一の低抵抗層，透明導電層をド
ライエッチング法により一括エッチングし、第一の耐エ
ッチング性膜を剥離した後、続いて半導体層を形成する
工程と、前記半導体層上に第一の絶縁体層を形成する工
程と、前記第一の絶縁体層上に金属膜等の第二の低抵抗
層を連続して形成した後、該第二の耐エッチング性膜を
パターニングする工程と、前記パターニングされた第二
の耐エッチング性膜をマスクとして前記第二の低抵抗層
をドライエッチング法によりエッチングし、耐第二のエ
ッチング性膜を剥離した後、第三耐エッチング性膜をパ
ターニングする工程と、前記パターニングされた第三の
耐エッチング性膜をマスクとして前記第一の絶縁体層，
半導体層及び第一の低抵抗層をドライエッチング法によ
り一括エッチングし、耐第三のエッチング性膜を剥離し
た後、第二の絶縁体層を形成した後、第四の耐エッチン
グ性膜をパターニングする工程と、前記パターニングさ
れた第四の耐エッチング性膜をマスクとして前記第二の
絶縁体層をエッチングする工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項６】基板上に透明導電層を形成する工程と、前
記透明導電層上に金属膜等の第一の低抵抗層を形成する
工程と、前記第一の低抵抗層上に不純物を含む半導体層
を連続して形成した後、該第一の耐エッチング性膜をパ
ターニングする工程と、前記パターニングされた第一の
耐エッチング性膜をマスクとして前記不純物を含む半導
体層，第一の低抵抗層，透明導電層をドライエッチング
法により一括エッチングし、第一の耐エッチング性膜を
剥離した後、続いて半導体層を形成する工程と、前記半
導体層上に第一の絶縁体層を形成する工程と、前記第一
の絶縁体層上に金属膜等の第二の低抵抗層を連続して形
成した後、該第二の耐エッチング性膜をパターニングす
る工程と、前記パターニングされた第二の耐エッチング
性膜をマスクとして前記第二の低抵抗層をドライエッチ
ング法によりエッチングし、耐第二のエッチング性膜を
剥離した後、第三耐エッチング性膜をパターニングする
工程と、前記パターニングされた第三の耐エッチング性
膜をマスクとして前記第一の絶縁体層，半導体層，不純
物を含む半導体層，第一の低抵抗層をドライエッチング
法により一括エッチングし、耐第三のエッチング性膜を
剥離する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項７】請求項１，２，３，４，５又は６記載の基
板がガラス，プラスチック樹脂，石英等の透明基板であ
ることを特徴とする半導体装置。 - 【請求項８】請求項１，２，３，４，５又は６記載の基
板がＳｉ元素を含む基板またはGaAs等化合物半導体等を
含む基板等半導体基板であることを特徴とする半導体装
置。 - 【請求項９】請求項１，２，３，４，５又は６記載の透
明導電層がインジウム・スズ酸化物，インジウム酸化物
又はスズ酸化物であることを特徴とする半導体装置。 - 【請求項１０】請求項１，２，３，４，５又は６記載の
透明導電層をドライエッチングする際にメタン，メタノ
ール等有機系ガス，塩素系ガス，ハロゲン化水素系ガ
ス，水素ガス，アルゴンガスを含む反応ガスあるいは前
記反応ガスの混合ガスであることを特徴とする半導体装
置の製造方法。 - 【請求項１１】請求項１，２，３，４，５又は６記載の
半導体層が非晶質元素を含む半導体であることを特徴と
する半導体装置。 - 【請求項１２】請求項１，２，３，４，５又は６記載の
半導体層が多結晶質元素を含む半導体であることを特徴
とする半導体装置。 - 【請求項１３】請求項１，２，３，４，５又は６記載の
半導体層が単結晶質元素の半導体であることを特徴とす
る半導体装置。 - 【請求項１４】請求項１，２，３，４，５又は６記載の
半導体装置のパターニングを印刷法を用いてパターニン
グすることを特徴とする半導体装置の製造方法。 - 【請求項１５】請求項１，２，３，４，５又は６記載の
半導体装置で付加容量部を備えたことを特徴とする半導
体装置。 - 【請求項１６】請求項１，２，３，４，５又は６記載の
半導体装置で蓄積容量部を備えたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21005792A JPH0659277A (ja) | 1992-08-06 | 1992-08-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21005792A JPH0659277A (ja) | 1992-08-06 | 1992-08-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0659277A true JPH0659277A (ja) | 1994-03-04 |
Family
ID=16583105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21005792A Pending JPH0659277A (ja) | 1992-08-06 | 1992-08-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659277A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348995B1 (ko) * | 1999-09-08 | 2002-08-17 | 엘지.필립스 엘시디 주식회사 | 4 마스크를 이용한 액정표시소자의 제조방법 및 그에 따른 액정표시소자 |
| US6576925B2 (en) | 2000-02-04 | 2003-06-10 | International Business Machines Corporation | Thin film transistor, liquid crystal display panel, and manufacturing method of thin film transistor |
-
1992
- 1992-08-06 JP JP21005792A patent/JPH0659277A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348995B1 (ko) * | 1999-09-08 | 2002-08-17 | 엘지.필립스 엘시디 주식회사 | 4 마스크를 이용한 액정표시소자의 제조방법 및 그에 따른 액정표시소자 |
| US6576925B2 (en) | 2000-02-04 | 2003-06-10 | International Business Machines Corporation | Thin film transistor, liquid crystal display panel, and manufacturing method of thin film transistor |
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