JPH0661257A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ゲート電極と、ソース電極およびドレイン電
極との間に生じる寄生容量を抑制する。 【構成】 ガラス基板１上に、ゲート電極２を形成し、
その上に、ＳｉＮｘからなる絶縁層３、ａ−Ｓｉ：Ｈか
らなるチャネル層４、ｎ型不純物ドープ層５を形成す
る。更に、透明電極層６およびネガ型レジスト層７を形
成し、ガラス基板１の下面側からバック露光を行い、ゲ
ート電極２の影をレジスト層７に作る。レジスト層７を
現像して非露光部７ｂを除去し、露光部７ａをマスクと
して透明電極層６をエッチングし、ソース電極およびド
レイン電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜トランジスタの製造
方法、特に寄生容量の発生を抑制することのできる製造
方法に関する。

【０００２】

【従来の技術】薄膜トランジスタは、特に液晶ディスプ
レイの分野での利用価値が高く、その需要は今後益々増
大してゆくものと思われる。薄膜トランジスタは、通
常、ガラス基板の上にゲート電極を形成し、この上に絶
縁層を挟んでソース電極およびドレイン電極、ならびに
真性半導体からなるチャネル層を形成してなる素子であ
る。チャネル層は、ソース電極とドレイン電極との間に
形成される領域であり、ゲート電極に印加する電圧を制
御することにより、チャネル層を導通状態にしたり、非
導通状態にしたりすることができ、ソース電極とドレイ
ン電極との間がＯＮ／ＯＦＦするスイッチング素子とし
ての動作を行うことができる。

【０００３】このような薄膜トランジスタを液晶ディス
プレイに応用する場合には、１画素に１トランジスタが
対応するように、各トランジスタを縦横にマトリックス
状に配列することになる。そして、たとえばゲート電極
をこのマトリックスの横方向に伸ばし、ドレイン電極を
このマトリックスの縦方向に伸ばし、ソース電極を各画
素に対応する表示電極に接続すれば、ゲート電極とドレ
イン電極との組み合わせにより、任意の画素に対応する
表示電極の電位を制御することができるようになる。

【０００４】

【発明が解決しようとする課題】薄膜トランジスタを構
成するゲート電極、ソース電極、ドレイン電極は、当然
のことながらいずれも導電性材料（通常は金属）によっ
て構成されている。しかも構造としては、ゲート電極に
対して絶縁層を挟んで、ソース電極およびドレイン電極
が形成された構造となる。このため、ゲート電極を第１
の電極、ソース電極およびドレイン電極を第２の電極と
する容量素子が形成され、回路上の寄生容量が発生して
しまう。このような寄生容量は、ゲート電極に与えたゲ
ートパルスの波形を変形させる作用があり、薄膜トラン
ジスタの動作上好ましくないふるまいをする。

【０００５】このような寄生容量の影響を抑制するた
め、通常は、保持容量と呼ばれている別な容量素子を意
図的に形成している。しかし、このような保持容量を設
けると、構造が複雑になり、表示電極の開口率が減少す
るという別な弊害が生じることになる。

【０００６】そこで本発明は、ゲート電極と、ソース電
極およびドレイン電極との間に生じる寄生容量を抑制す
ることができる薄膜トランジスタの製造方法を提供する
ことを目的とする。

【０００７】

【課題を解決するための手段】(1) 本願第１の発明
は、基板上にソース電極、ドレイン電極、およびゲート
電極が形成された薄膜トランジスタにおいて、基板の上
面に各電極のパターンを投影したときに、ソース電極の
投影パターンとゲート電極の投影パターンとの間、およ
びドレイン電極の投影パターンとゲート電極の投影パタ
ーンとの間に、重なりが生じないように構成したもので
ある。

【０００８】(2) 本願第２の発明は、薄膜トランジス
タの製造方法において、ソース電極およびドレイン電極
をパターニングするときに、基板側から光を照射して、
ゲート電極をマスクとして用いた露光を行うようにした
ものである。

【０００９】(3) 本願第３の発明は、薄膜トランジス
タの製造方法において、透明な基板の上面に不透明なゲ
ート電極を形成する段階と、この上に、透明な絶縁層を
介して、透明な半導体チャネル層および透明な不純物ド
ープ層を順に形成する段階と、この上に、透明電極層を
形成し、この透明電極層上にレジスト層を形成する段階
と、基板の下面側から光を照射し、ゲート電極をマスク
として用い、レジスト層を露光する段階と、レジスト層
を現像し、非露光部を除去する段階と、レジスト層の露
光部をマスクとして用い、透明電極層をエッチングし、
ソース電極およびドレイン電極の対向部を形成する段階
と、透明電極層をパターニングし、ソース電極およびド
レイン電極の対向部以外の部分を形成する段階と、を行
うようにしたものである。

【００１０】(4) 本願第４の発明は、上述の第２の発
明に係る薄膜トランジスタの製造方法において、複数の
薄膜トランジスタの各ドレイン電極を電気的に接続する
ための補助配線層を形成する段階を更に行うようにした
ものである。

【００１１】(5) 本願第５の発明は、薄膜トランジス
タの製造方法において、ゲート電極をパターニングする
ときに、基板側から光を照射して、ソース電極およびド
レイン電極をマスクとして用いた露光を行うようにした
ものである。

【００１２】(6) 本願第６の発明は、薄膜トランジス
タの製造方法において、透明な基板の上面に不透明なソ
ース電極およびドレイン電極を形成する段階と、この上
に、透明な絶縁層を介して、透明な半導体チャネル層を
形成する段階と、この上に、透明電極層を形成し、この
透明電極層上にレジスト層を形成する段階と、基板の下
面側から光を照射し、ソース電極およびドレイン電極を
マスクとして用い、レジスト層を露光する段階と、レジ
スト層を現像し、非露光部を除去する段階と、レジスト
層の露光部をマスクとして用い、透明電極層をエッチン
グし、ゲート電極の両側部を形成する段階と、透明電極
層をパターニングし、ゲート電極の両側部以外の部分を
形成する段階と、を行うようにしたものである。

【００１３】

【作 用】寄生容量が発生する原因は、ゲート電極に対
して、ソース電極およびドレイン電極が部分的に覆い被
さるような構造になるためである。これは、ゲート電極
のパターニングと、ソース電極およびドレイン電極のパ
ターニングとが、全く別個のマスクを用いたフォトリソ
グラフィによって行われることに起因する。本発明によ
る方法のポイントは、いわゆるボトムゲート型の薄膜ト
ランジスタにおいては、ソース電極およびドレイン電極
のパターニングを、既に形成されたゲート電極自身をマ
スクとして用いたフォトリソグラフィによって行うよう
にし、いわゆるトップゲート型の薄膜トランジスタにお
いては、ゲート電極のパターニングを、既に形成された
ソース電極およびドレイン電極自身をマスクとして用い
たフォトリソグラフィによって行うようにした点にあ
る。各電極自身がマスクとなるため、いわゆるセルフア
ライメントが行われ、ゲート電極に対して、ソース電極
およびドレイン電極が覆い被さる部分がなくなる。この
ように電極自身をマスクとして用いたフォトリソグラフ
ィを可能にするため、マスク電極となるべき電極層とし
て透明電極層を用いるようにし、基板側から光を照射す
るバック露光を行うようにしている。

【００１４】

【実施例】以下、本発明を図示する実施例に基づいて説
明する。図１は、一般的な液晶ディスプレイに薄膜トラ
ンジスタを利用する場合に、複数の薄膜トランジスタを
マトリックス状に配列した状態を示す上面図である。図
に実線で示されている部分がゲート電極Ｇである。この
ゲート電極Ｇは、図の横方向に伸びディスプレイの走査
線に対応する主部と、この主部から図の下方に伸び、各
トランジスタ素子についてのゲートとして作用するゲー
ト部と、によって構成されている。一方、図に破線で示
されている部分がドレイン電極Ｄであり、このドレイン
電極Ｄは図の縦方向に伸び、ディスプレイのデータ線と
して機能する。こうして、横方向に配列された複数のゲ
ート電極Ｇと、縦方向に配列された複数のドレイン電極
Ｄと、によって多数の升目が形成され、この各升目に表
示電極Ｅ（図に二点鎖線で示す）が形成される。この各
表示電極Ｅに対して電気的に接触するように、各ソース
電極Ｓ（図に一点鎖線で示す）が形成されており、各ソ
ース電極Ｓとドレイン電極Ｄとの間に、活性層Ａ（図に
点線で示す）が形成されている。各活性層Ａには、ゲー
ト電極Ｇのゲート部が重なっており、このゲート電極Ｇ
に印加する電圧によって、活性層Ａ内のチャネル層をＯ
Ｎ／ＯＦＦ制御することができる。

【００１５】上述の構造において、１組の薄膜トランジ
スタは、ソース電極Ｓ、ドレイン電極Ｄ、これらの間に
形成された活性層Ａ、そしてこの活性層Ａを制御するた
めのゲート電極Ｇ、によって構成されることになる。図
１には、４組の薄膜トランジスタが形成されている状態
が示されているが、実際には多数のトランジスタが二次
元平面上に形成され、各表示電極Ｅを１画素とするディ
スプレイが形成される。特定の１走査線に対応するゲー
ト電極Ｇに所定の電圧を印加すれば、図の横一列に並ん
だ薄膜トランジスタのチャネル層をＯＮの状態にするこ
とができ、データ線としての各ドレイン電極Ｄに与えた
信号値を表示電極Ｅに書き込むことができる。別言すれ
ば、図の横方向に配列された複数のゲート電極Ｇと、図
の縦方向に配列された複数のドレイン電極Ｄと、に対し
て選択的に電圧を印加することにより、二次元平面上に
配列された多数の表示電極Ｅのうちの所望の電極に所望
の電荷を蓄積させることができる。

【００１６】図１における切断線Ｘ−Ｘ´に相当する断
面の一部を図２に示す。ガラス基板１上にゲート電極２
（図１のゲート電極Ｇに対応）が形成されており、その
上に、絶縁層３を挟んで、チャネル層４（図１の活性層
Ａに対応）が形成される。更に、ドレイン側不純物ドー
プ層５Ｄを介してドレイン電極６Ｄ（図１のドレイン電
極Ｄに対応）が、ソース側不純物ドープ層５Ｓを介して
ソース電極６Ｓ（図１のソース電極Ｓに対応）が、それ
ぞれ形成されている。ドレイン側不純物ドープ５Ｄおよ
びソース側不純物ドープ層５Ｓは、チャネル層４に対す
るオーミック接触を確保するための中間層である。

【００１７】このような構造をもった薄膜トランジスタ
において、寄生容量が発生する理由を図３に基づいて説
明しよう。図３は図２の断面図を別な描き方で示したも
のであるが、ここで、ゲート電極２、ドレイン電極６
Ｄ、ソース電極６Ｓ、の空間的な位置関係に着目すれ
ば、寄生容量が発生していることが理解できよう。すな
わち、ゲート電極２とドレイン電極６Ｄとは、図の区間
Δ１において重複しており、ゲート電極２とソース電極
６Ｓとは、図の区間Δ２において重複している。したが
って、各電極の太線で示す部分が上下で対向電極を形成
し、容量素子が形成されることになる。このような寄生
容量は、ゲート電極２に与えたゲートパルスの波形を変
形させる作用があり、薄膜トランジスタの動作上好まし
くないふるまいをすることは、既に述べたとおりであ
る。本発明は、ゲート電極２をマスクとして用いてドレ
イン電極６Ｄおよびソース電極６Ｓをパターニングし、
重複区間Δ１およびΔ２の長さを零にしようとする製造
方法を提供するものである。そのために、ドレイン電極
６Ｄおよびソース電極６Ｓに透明電極を用い、基板側か
らのバック露光を行うようにしている。以下、図１にお
ける切断面Ｘ−Ｘ´に相当する断面について、この製造
方法の各工程を順に述べることにする。

【００１８】まず、図４に示すように、ガラス基板１の
上にゲート電極２を形成する。このゲート電極２は、図
１のゲート電極Ｇに対応するものであり、平面的には図
１に示すパターンをしている。このようなパターンは、
一般的なフォトリソグラフィ工程によって形成できる。
続いて、図５に示すように、この上に絶縁層３、チャネ
ル層４、不純物ドープ層５を順次形成する。チャネル層
４および不純物ドープ層５の平面的なパターンは、図１
における活性層Ａに対応するパターンとなる。このよう
なパターンも、一般的なフォトリソグラフィ工程によっ
て形成できる。なお、この実施例では、ゲート電極２の
材料としてＣｒを、絶縁層３の材料としてＳｉＮｘを、
チャネル層４の材料として水素を添加したアモルファス
シリコン（ａ−Ｓｉ：Ｈ）を、それぞれ用いており、更
に、不純物ドープ層５の材料としては、チャネル層４の
材料に更にｎ^＋型不純物をドープした材料（ｎ^＋ ａ−
Ｓｉ：Ｈ）を用いている。これらの材料は、従来の一般
的な薄膜トランジスタにおいて用いられている一般的な
材料であり、この図５に至るまでの工程は、従来の製造
工程と全く同様である。

【００１９】続いて、図６に示すように、この上に、透
明電極層６およびレジスト層７を形成する。ここで、透
明電極層６は、ソース電極６Ｓおよびドレイン電極６Ｄ
を形成するための元になる電極層であるが、これを透明
な導電材料で構成する点が、本発明の特徴のひとつであ
る。従来は、ＣｒやＡｌなどの不透明な金属を用いてソ
ース電極やドレイン電極を構成するのが一般的であった
が、本発明では、後のバック露光の工程を行う関係上、
これを透明な導電材料で構成しておく必要がある。この
実施例では、透明電極層６の材料としては、ＩＴＯ（In
dium Tin Oxide) を用いている。また、レジスト層７
は、この透明電極層６をパターニングするためのネガ型
レジストである。

【００２０】本発明のポイントは、ゲート電極２をマス
クとして用いて、透明電極層６をパターニングし、ソー
ス電極６Ｓおよびドレイン電極６Ｄを形成することにあ
る。そこで、図７に示すように、ガラス基板１の下面側
から光を照射し、いわゆるバック露光を行う（従来の製
造工程では、パターニングのための露光はすべてガラス
基板１の上面側から行われていた）。ここで、Ｃｒから
なるゲート電極２は不透明であるが、他の各層はいずれ
も透明であるため、レジスト層７にはゲート電極２の影
だけが投影され、影に隠れなかった露光部７ａと、影に
隠れた非露光部７ｂとが形成されることになる。ネガ型
のレジストを用いれば、レジスト層７の現像により、露
光部７ａのみを残し非露光部７ｂを除去できる。こうし
て、残った露光部７ａをマスクとしてエッチング処理を
施せば、図８に示すように、ソース電極６Ｓおよびドレ
イン電極６Ｄのパターニングが完了する。続いて、これ
ら両電極をマスクとして、不純物ドープ層５に対するエ
ッチング処理を行えば、図９に示すように、ソース側不
純物ドープ層５Ｓおよびドレイン側不純物ドープ層５Ｄ
を形成することができる。

【００２１】以上の工程により、薄膜トランジスタの主
要部の製造は完了である。構造的には、図２に示した従
来構造のものとほぼ同じ構造の素子が形成されたことに
なる。ただ、従来構造の素子では、図３に示すように、
ゲート電極２と、ソース電極６Ｓおよびドレイン電極６
Ｄとの間に重複区間Δ１，Δ２が生じ、寄生容量が発生
しているが、本発明の工程で製造された素子では、図９
に一点鎖線で示すように、ゲート電極２の端部とソース
電極６Ｓおよびドレイン電極６Ｄの端部とが揃ってお
り、重複区間は零となっている。このように、ゲート電
極２をマスクとして用いて、ソース電極６Ｓおよびドレ
イン電極６Ｄのパターニングを行うようにすることによ
り、寄生容量をほとんど零にすることが可能になる。

【００２２】以上、図１の切断線Ｘ−Ｘ´に対応する断
面について、本発明の工程を説明してきたが、平面的な
構造を考慮すると、上述の工程説明は完全ではない。実
際には、更に、余分な工程が２工程必要になる。第１の
余分な工程は、ソース電極６Ｓおよびドレイン電極６Ｄ
のパターニングを完了する工程である。断面図に基づい
て行われた上述の説明では、図７に示すバック露光の後
のエッチングにより、図８に示すようなソース電極６Ｓ
およびドレイン電極６Ｄが形成されたように示されてい
るが、実際には、この時点では、まだソース電極６Ｓお
よびドレイン電極６Ｄは一部分しか形成されていない。
これは、図７に示すバック露光によって形成される平面
的なパターンを考えてみれば理解できる。すなわち、ゲ
ート電極２の平面的なパターンは、図１にゲート電極Ｇ
として実線で示されているようなパターンである。した
がって、図７に示す工程において、ゲート電極２をマス
クとしたバック露光を行うことによって、レジスト層７
上に転写されるパターンは、図１にゲート電極Ｇとして
実線で示されているパターンそのものである。図１０
に、このパターンの一部（１つの薄膜トランジスタに対
応する領域）を示す。ハッチングを施した部分が露光部
７ａであり、白抜きの部分が非露光部７ｂである。切断
線Ｘ−Ｘ´に対応する断面では、図７に示す状態になっ
ていることがわかるであろう。したがって、このような
平面パターンをもったレジストを用いたエッチングを行
うと、透明電極層６は、ハッチングを施した露光部７ａ
に対応する領域がすべて残ってしまうことになる。図８
に示すソース電極６Ｓおよびドレイン電極６Ｄは、実
は、図１０のハッチング部分の一部に相当するものであ
り、図１０のハッチング部分は、まだ、それぞれの電極
としての正しい形状にはパターニングされていない。別
言すれば、図７のバック露光は、ソース電極６Ｓおよび
ドレイン電極６Ｄの対向部６ＳＳおよび６ＤＤ（図８お
よび図１０参照）を形成するための工程ということがで
きる。したがって、この図８に示す状態になった後に、
もう一度、ソース電極６Ｓおよびドレイン電極６Ｄを形
成するためのパターニング工程を行う必要がある。これ
が第１の余分な工程である。

【００２３】具体的には、図１１に示すような、マスク
を用いたフォトリソグラフィ工程を行えばよい。ここ
で、破線で示したゲート領域Ａｇは、ゲート電極２が形
成されている平面的な領域を示すものであり、ハッチン
グを施した部分にソース領域Ａｓおよびドレイン領域Ａ
ｄを定義し、このソース領域Ａｓおよびドレイン領域Ａ
ｄに対応する領域のみが残るように、透明電極層６に対
する二度目のエッチングを行えばよい。なお、このと
き、図８に示すように、一度目のエッチングによってわ
ざわざ形成したソース電極６Ｓおよびドレイン電極６Ｄ
の対向部６ＳＳおよび６ＤＤは、二度目のエッチングの
影響を受けない状態にする必要がある。したがって、図
１１に示すように、ソース領域Ａｓおよびドレイン領域
Ａｄの境界部は、ゲート領域Ａｇの境界部に対して、い
くらかの余裕部分Δ３，Δ４をもつように設計しておく
必要がある。この余裕部分Δ３，Δ４を、マスク合わせ
の際に生じる誤差に比べて大きくしておけば、対向部６
ＳＳ，６ＤＤが二度目のエッチングにより影響を受ける
ことはない。

【００２４】結局、本発明の工程では、透明電極層６に
対しては、二度のパターニング（エッチング）が行われ
ることになる。一度目のパターニングでは、図１０にハ
ッチングで示した領域が残り、二度目のパターニングで
は、図１１にハッチングで示した領域が残ることにな
る。したがって、二度のパターニングによって最終的に
は、図１２にハッチングで示した部分だけが残ることに
なる。すなわち、ソース電極６Ｓおよびドレイン電極６
Ｄが形成され、両者の対向部６ＳＳおよび６ＤＤは、ゲ
ート領域Ａｇの境界部に揃った状態となる。図８に示す
断面図は、実際には、このような二度目のパターニング
を行った後の状態に相当する。

【００２５】ところで、図１２に明瞭に示されているよ
うに、ゲート電極２をマスクとしたパターニング（一度
目のパターニング）を行ったため、ドレイン電極は分断
領域Ｚにおいて、ドレイン電極６Ｄと６Ｄ´とに分断さ
れてしまっている。図１の平面図に破線によって示され
ているように、本来、ドレイン電極Ｄは、図の縦方向に
伸び、一列に並んだ複数の素子についての共通の電極を
構成しなければならない。ところが、本発明による工程
を実施すると、図１の平面図におけるゲート電極Ｇとド
レイン電極Ｄとの交差部分において、ドレイン電極Ｄは
分断されてしまうことになる。本発明で必要になる第２
の余分な工程（ドレイン電極を配線として用いない場合
には、この第２の余分な工程は必ずしも必要ではない）
は、このように分断されたドレイン電極Ｄを電気的に接
続するための補助配線層を形成する工程である。

【００２６】図１２における切断線Ｙ−Ｙ´に対応する
断面を図１３に示す。絶縁層３上に形成されたドレイン
電極６Ｄと６Ｄ´とは、分断領域Ｚにおいて分断されて
しまっている。これは、ゲート電極２をマスクとするパ
ターニングを行ったためである。そこで、このような分
断部分には、図１４にハッチングを施して示すような補
助配線層８（たとえば、ＣｒやＡｌなどの金属材料を用
いる）を形成し、両者を電気的に接続する。こうするこ
とにより、図１に示す従来の薄膜トランジスタ群と同等
の機能をもった素子が実現できる。

【００２７】なお、一般に、透明電極材料は、ＣｒやＡ
ｌといった金属材料に比べて電気抵抗が高いため、複数
の素子についての共通配線として用いられるドレイン電
極Ｄ全体を、この透明電極材料でのみ構成した場合、配
線の電気抵抗が高くなるというデメリットが生じる場合
がある。このような場合には、透明電極材料からなるド
レイン電極Ｄの上面の一部に、更に、ＣｒやＡｌなどの
電導率の高い材質からなる層を形成するようにしてもよ
い。

【００２８】また、ソース電極６Ｓおよびドレイン電極
６Ｄを透明電極材料によって構成すると、ソース側不純
物ドープ層５Ｓおよびドレイン側不純物ドープ層５Ｄと
の間でのオーミックな接触が保ちにくいというデメリッ
トが生じる場合がある。このような場合には、両者間に
薄いＣｒ層などを挟むような構造にすればよい。具体的
には、不純物ドープ層５を形成した上に、薄いＣｒ層を
形成し、その上から透明電極層６を形成するようにすれ
ばよい。Ｃｒ層の厚みを０．０５μｍ程度にしておけ
ば、このＣｒ層はほぼ透明な層となり、バック露光を行
う際の障害にはならない。

【００２９】以上の製造工程は、いわゆるボトムゲート
型のスタガ構造と呼ばれる図９に示すような断面構造を
もった薄膜トランジスタに本発明を適用したものであ
る。本発明は、この他にも、いわゆるトップゲート型の
スタガ構造と呼ばれる図１５に示すような断面構造をも
った薄膜トランジスタにも適用することができる。この
図１５に示す薄膜トランジスタでは、ガラス基板１の上
面に、ソース電極６Ｓおよびゲート電極６Ｄが形成され
ており、この上に、絶縁層３を介してチャネル層４およ
びゲート電極２が形成されている。このようなトップゲ
ート型の構造をもった薄膜トランジスタを製造する場合
は、上述した実施例とは逆に、ソース電極６Ｓおよびド
レイン電極６Ｄをマスクとして用い、ゲート電極２をパ
ターニングすればよい。すなわち、図１６に示すよう
に、絶縁層３の上に、アモルファスシリコン層４′、透
明電極層２′、ネガ型のレジスト層７を形成した状態
で、基板１の下面側から光を照射し、バック露光を行
う。レジスト層７を現像すれば、露光部７ａのみを残し
非露光部７ｂを除去できる。こうして、残った露光部７
ａをマスクとしてエッチング処理を施せば、図１５に示
すようなゲート電極２の両側部を形成することができ
る。この後、透明電極層２′を再度パターニングし、ゲ
ート電極２の両側部以外の部分を形成すればよい。

【００３０】以上、本発明を図示する実施例に基づいて
説明したが、本発明はこの実施例のみに限定されるもの
ではなく、この他にも種々の態様で実施可能である。特
に、上述の実施例で示した各層の具体的な材料は、一実
施例として掲げたものであり、本発明はこれらの材料に
限定されるものではない。

【００３１】

【発明の効果】以上のとおり本発明に係る薄膜トランジ
スタの製造方法では、ソース電極およびドレイン電極
（あるいはゲート電極）をパターニングするときに、こ
れらの電極を透明な材料で構成し、基板側から光を照射
して、ゲート電極（あるいはソース電極およびドレイン
電極）をマスクとして用いた露光を行うようにしたた
め、ゲート電極に対して、ソース電極およびドレイン電
極が覆い被さる部分がなくなり、両電極間に生じる寄生
容量を抑制することができる。

【図面の簡単な説明】

【図１】一般的な液晶ディスプレイに薄膜トランジスタ
を利用する場合に、複数の薄膜トランジスタをマトリッ
クス状に配列した状態を示す上面図である。

【図２】図１における切断線Ｘ−Ｘ´に対応する切断部
の断面図である。

【図３】図２に示す断面図において寄生容量の発生を説
明する図である。

【図４】ガラス基板１の上にゲート電極２を形成した一
般的な薄膜トランジスタの製造工程を示す断面図であ
る。

【図５】図４に示す状態の上に、更に絶縁層３、チャネ
ル層４、不純物ドープ層５を形成した一般的な薄膜トラ
ンジスタの製造工程を示す断面図である。

【図６】図５に示す状態の上に、本発明の製造方法に特
有の透明電極層６およびレジスト層７を形成した工程を
示す断面図である。

【図７】図６に示す状態において、ゲート電極２をマス
クとして用いたバック露光を行う工程を示す断面図であ
る。

【図８】図７に示すバック露光の後、透明電極層６に対
するエッチングを行った状態を示す断面図である。

【図９】図８に示すエッチングの後、不純物ドープ層５
に対するエッチングを行った状態を示す断面図である。

【図１０】図８に示す構造を得るために行う一度目のパ
ターニングに用いるパターンを示す平面図である。

【図１１】図８に示す構造を得るために行う二度目のパ
ターニングに用いるパターンを示す平面図である。

【図１２】図１０に示すパターンと図１１に示すパター
ンとを重ねることによって得られるパターンを示す平面
図である。

【図１３】図１２における切断線Ｙ−Ｙ´に対応する切
断部の断面図である。

【図１４】図１３に示されている分断領域Ｚを接続する
ための補助配線層８を形成した状態を示す断面図であ
る。

【図１５】一般的なトップゲート型の薄膜トランジスタ
の断面構造を示す断面図である。

【図１６】図１５に示す構造をもった薄膜トランジスタ
の構造に本発明を適用する工程を示す断面図である。

【符号の説明】

１…ガラス基板 ２…ゲート電極 ２′…透明電極層 ３…絶縁層 ４…チャネル層 ４′…アモルファスシリコン層 ５…不純物ドープ層 ５Ｄ…ドレイン側不純物ドープ層 ５Ｓ…ソース側不純物ドープ層 ６…透明電極層 ６Ｄ，６Ｄ´…ドレイン電極 ６ＤＤ…対向部 ６Ｓ…ソース電極 ６ＳＳ…対向部 ７…レジスト層 ７ａ…露光部 ７ｂ…非露光部 ８…補助配線層 Ａ…活性層 Ａｇ…ゲート領域 Ａｓ…ソース領域 Ａｄ…ドレイン領域 Ｃ…チャネル領域 Ｄ…ドレイン電極（データ線） Ｇ…ゲート電極（走査線） Ｓ…ソース電極 Δ１，Δ２…重複区間 Δ３，Δ４…余裕部分

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基板上にソース電極、ドレイン電極およ
   びゲート電極が形成された薄膜トランジスタにおいて、
   前記基板の上面に前記各電極のパターンを投影したとき
   に、前記ソース電極の投影パターンと前記ゲート電極の
   投影パターンとの間、および前記ドレイン電極の投影パ
   ターンと前記ゲート電極の投影パターンとの間に、重な
   りが生じないように構成したことを特徴とする薄膜トラ
   ンジスタ。
2. 【請求項２】 ソース電極およびドレイン電極をパター
   ニングするときに、基板側から光を照射して、ゲート電
   極をマスクとして用いた露光を行うことを特徴とする薄
   膜トランジスタの製造方法。
3. 【請求項３】 透明な基板の上面に不透明なゲート電極
   を形成する段階と、 この上に、透明な絶縁層を介して、透明な半導体チャネ
   ル層および透明な不純物ドープ層を順に形成する段階
   と、 この上に、透明電極層を形成し、この透明電極層上にレ
   ジスト層を形成する段階と、 前記基板の下面側から光を照射し、前記ゲート電極をマ
   スクとして用い、前記レジスト層を露光する段階と、 前記レジスト層を現像し、非露光部を除去する段階と、 前記レジスト層の露光部をマスクとして用い、前記透明
   電極層をエッチングし、ソース電極およびドレイン電極
   の対向部を形成する段階と、 前記透明電極層をパターニングし、ソース電極およびド
   レイン電極の前記対向部以外の部分を形成する段階と、 を有することを特徴とする薄膜トランジスタの製造方
   法。
4. 【請求項４】 請求項３に記載の製造方法において、 複数の薄膜トランジスタの各ドレイン電極を電気的に接
   続するための補助配線層を形成する段階を更に行うこと
   を特徴とする薄膜トランジスタの製造方法。
5. 【請求項５】 ゲート電極をパターニングするときに、
   基板側から光を照射して、ソース電極およびドレイン電
   極をマスクとして用いた露光を行うことを特徴とする薄
   膜トランジスタの製造方法。
6. 【請求項６】 透明な基板の上面に不透明なソース電極
   およびドレイン電極を形成する段階と、 この上に、透明な絶縁層を介して、透明な半導体チャネ
   ル層を形成する段階と、 この上に、透明電極層を形成し、この透明電極層上にレ
   ジスト層を形成する段階と、 前記基板の下面側から光を照射し、前記ソース電極およ
   びドレイン電極をマスクとして用い、前記レジスト層を
   露光する段階と、 前記レジスト層を現像し、非露光部を除去する段階と、 前記レジスト層の露光部をマスクとして用い、前記透明
   電極層をエッチングし、ゲート電極の両側部を形成する
   段階と、 前記透明電極層をパターニングし、ゲート電極の前記両
   側部以外の部分を形成する段階と、 を有することを特徴とする薄膜トランジスタの製造方
   法。