JPH08228007A - 表示装置の作製方法 - Google Patents
表示装置の作製方法Info
- Publication number
- JPH08228007A JPH08228007A JP5648295A JP5648295A JPH08228007A JP H08228007 A JPH08228007 A JP H08228007A JP 5648295 A JP5648295 A JP 5648295A JP 5648295 A JP5648295 A JP 5648295A JP H08228007 A JPH08228007 A JP H08228007A
- Authority
- JP
- Japan
- Prior art keywords
- drive circuit
- peripheral drive
- substrate
- region
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61K—PREPARATIONS FOR MEDICAL, DENTAL OR TOILETRY PURPOSES
- A61K38/00—Medicinal preparations containing peptides
- A61K38/16—Peptides having more than 20 amino acids; Gastrins; Somatostatins; Melanotropins; Derivatives thereof
- A61K38/17—Peptides having more than 20 amino acids; Gastrins; Somatostatins; Melanotropins; Derivatives thereof from animals; from humans
- A61K38/19—Cytokines; Lymphokines; Interferons
- A61K38/20—Interleukins [IL]
-
- C—CHEMISTRY; METALLURGY
- C07—ORGANIC CHEMISTRY
- C07K—PEPTIDES
- C07K19/00—Hybrid peptides, i.e. peptides covalently bound to nucleic acids, or non-covalently bound protein-protein complexes
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133351—Manufacturing of individual cells out of a plurality of cells, e.g. by dicing
Landscapes
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Nonlinear Science (AREA)
- Life Sciences & Earth Sciences (AREA)
- Health & Medical Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Liquid Crystal (AREA)
- Biochemistry (AREA)
- Proteomics, Peptides & Aminoacids (AREA)
- General Health & Medical Sciences (AREA)
- Organic Chemistry (AREA)
- Medicinal Chemistry (AREA)
- Molecular Biology (AREA)
- Genetics & Genomics (AREA)
- Zoology (AREA)
- Gastroenterology & Hepatology (AREA)
- Engineering & Computer Science (AREA)
- Bioinformatics & Cheminformatics (AREA)
- Immunology (AREA)
- Pharmacology & Pharmacy (AREA)
- Epidemiology (AREA)
- Animal Behavior & Ethology (AREA)
- Public Health (AREA)
- Veterinary Medicine (AREA)
- Biophysics (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 １枚のガラス基板から複数のアクティブマト
リクス型の液晶表示装置のパネルを作製する際の歩留り
を向上させる。 【構成】 ガラス基板１０１上に４枚の液晶パネルを作
製する際に、それぞれの周辺駆動回路領域３０５〜３０
８が互いに向かう合うように位置取りを行う。このよう
にすることで、ガラス基板１０１の縁に近い周辺部に塵
の影響を受けやすい周辺駆動回路領域が位置することが
なく、高い歩留りでもって液晶パネルを形成することが
できる。また、ガラス基板１０１の有効利用も計ること
ができる。
リクス型の液晶表示装置のパネルを作製する際の歩留り
を向上させる。 【構成】 ガラス基板１０１上に４枚の液晶パネルを作
製する際に、それぞれの周辺駆動回路領域３０５〜３０
８が互いに向かう合うように位置取りを行う。このよう
にすることで、ガラス基板１０１の縁に近い周辺部に塵
の影響を受けやすい周辺駆動回路領域が位置することが
なく、高い歩留りでもって液晶パネルを形成することが
できる。また、ガラス基板１０１の有効利用も計ること
ができる。
Description
【０００１】
【産業上の利用分野】本明細書で開示する発明は、画素
領域と周辺駆動回路領域とを有する表示装置の作製方法
に関する。特にアクティブマトリクス型の液晶表示装置
の作製方法に関する。
領域と周辺駆動回路領域とを有する表示装置の作製方法
に関する。特にアクティブマトリクス型の液晶表示装置
の作製方法に関する。
【０００２】
【従来の技術】従来よりアクティブマトリクス型の液晶
表示装置が知られている。また、このアクティブマトリ
クス型の液晶表示装置において、マトリクス状に配置さ
れた画素領域と、この画素領域に配置される薄膜トラン
ジスタを駆動するための周辺駆動回路とを同じ基板上に
集積化した構造が知られている。
表示装置が知られている。また、このアクティブマトリ
クス型の液晶表示装置において、マトリクス状に配置さ
れた画素領域と、この画素領域に配置される薄膜トラン
ジスタを駆動するための周辺駆動回路とを同じ基板上に
集積化した構造が知られている。
【０００３】図１にガラス基板１０１上に画素領域と周
辺回路領域とを集積化したアクテッブマトリクス型の液
晶表示装置のパネルの概要を示す。１０２で示されるの
が，マトリクス状に画素を配置した画素領域で、数百×
数百以上の画素がマトリクス状に配置されている。基本
的な画素領域の構成としては、ソース線１０４とゲイト
線１０５が格子状に配置されており、そこに薄膜トラン
ジスタ１０６が配置され、さらに薄膜ランジスタのドレ
インが液晶１０７に電界を加える電極（画素電極）に接
続されている構成を有している。
辺回路領域とを集積化したアクテッブマトリクス型の液
晶表示装置のパネルの概要を示す。１０２で示されるの
が，マトリクス状に画素を配置した画素領域で、数百×
数百以上の画素がマトリクス状に配置されている。基本
的な画素領域の構成としては、ソース線１０４とゲイト
線１０５が格子状に配置されており、そこに薄膜トラン
ジスタ１０６が配置され、さらに薄膜ランジスタのドレ
インが液晶１０７に電界を加える電極（画素電極）に接
続されている構成を有している。
【０００４】また、１０３で示されるのが各画素に配置
された薄膜トランジスタを駆動するための周辺駆動回路
領域である。この周辺駆動回路領域１０３も薄膜トラン
ジスタで構成される。周辺駆動回路の古典的な構成は、
シフトレジスタ回路と低インピーダンスで電流を流すた
めのアナログバッファー回路で構成される。
された薄膜トランジスタを駆動するための周辺駆動回路
領域である。この周辺駆動回路領域１０３も薄膜トラン
ジスタで構成される。周辺駆動回路の古典的な構成は、
シフトレジスタ回路と低インピーダンスで電流を流すた
めのアナログバッファー回路で構成される。
【０００５】一般に図１に示すような構成を有するアク
ティブマトリクス型の液晶表示装置を作製する際には、
大きなガラス基板に図１に示すようなパネルを複数組同
時に形成し、その後に切断分割することにより、図１に
示すようなパネル構成を複数同時に得ている。これは、
図１に示すようなパネルを１つ１つ作製するよりも、大
きなガラス基板を用いて多数個のパネルを同時に作製し
た方が作製コストを削減できるからである。
ティブマトリクス型の液晶表示装置を作製する際には、
大きなガラス基板に図１に示すようなパネルを複数組同
時に形成し、その後に切断分割することにより、図１に
示すようなパネル構成を複数同時に得ている。これは、
図１に示すようなパネルを１つ１つ作製するよりも、大
きなガラス基板を用いて多数個のパネルを同時に作製し
た方が作製コストを削減できるからである。
【０００６】図２に一般的なアクティブマトリクス型の
液晶表示パネルの位置取りの状態を示す。図２に示すの
は、一枚のガラス基板１０１上にアクティブマトリクス
型の液晶表示パネル２０１〜２０４を位置取りした場合
の例である。ここでは４組のパネルの位置取りを行う例
を示すが、その数は必要に合わせて適時設定される。
液晶表示パネルの位置取りの状態を示す。図２に示すの
は、一枚のガラス基板１０１上にアクティブマトリクス
型の液晶表示パネル２０１〜２０４を位置取りした場合
の例である。ここでは４組のパネルの位置取りを行う例
を示すが、その数は必要に合わせて適時設定される。
【０００７】
【発明が解決しようとする課題】図２に示すような位置
取りを行った場合、アクティブマトリクス型の液晶表示
装置の生産コストを下げることができるという効果を得
ることができる。しかし実際に図２に示すような位置取
りでパネルを作製した場合、ある特定の傾向でもって不
良が発生し易いことが判明している。
取りを行った場合、アクティブマトリクス型の液晶表示
装置の生産コストを下げることができるという効果を得
ることができる。しかし実際に図２に示すような位置取
りでパネルを作製した場合、ある特定の傾向でもって不
良が発生し易いことが判明している。
【０００８】例えば、図２に示すように４つのパネル２
０１、２０２、２０３、２０４の位置取りを行った場
合、２０１、２０３、２０４で示されるパネルに不良が
多く発生してしまう。これは以下のような理由によるも
のと理解される。図１に示すようなアクティブマトリク
ス型の構成を単体で作製した場合、回路の不良の発生
は、周辺駆動回路領域１０３において８０％以上の割合
で発生することが判明している。また、この不良の発生
原因は主に微量なチリによるものであることが光学顕微
鏡による観察で判明している。
０１、２０２、２０３、２０４の位置取りを行った場
合、２０１、２０３、２０４で示されるパネルに不良が
多く発生してしまう。これは以下のような理由によるも
のと理解される。図１に示すようなアクティブマトリク
ス型の構成を単体で作製した場合、回路の不良の発生
は、周辺駆動回路領域１０３において８０％以上の割合
で発生することが判明している。また、この不良の発生
原因は主に微量なチリによるものであることが光学顕微
鏡による観察で判明している。
【０００９】周辺駆動回路領域における不良の発生の方
が高い確率で発生するのは、２つの理由が重なることに
よる。その１つは、画素領域に比較して、周辺駆動回路
領域の集積度の方がはるかに高いという点である。その
第２は、以下のような理由による。一般に薄膜トランジ
スタの作製工程においては、図９にその一例を示すよう
に数々の工程が必要とされる。この際、基板を移動させ
る際等において、基板の周辺部に近い領域程微小なチリ
（パーティクル）が存在してしまうことになる。
が高い確率で発生するのは、２つの理由が重なることに
よる。その１つは、画素領域に比較して、周辺駆動回路
領域の集積度の方がはるかに高いという点である。その
第２は、以下のような理由による。一般に薄膜トランジ
スタの作製工程においては、図９にその一例を示すよう
に数々の工程が必要とされる。この際、基板を移動させ
る際等において、基板の周辺部に近い領域程微小なチリ
（パーティクル）が存在してしまうことになる。
【００１０】上記のように、周辺駆動回路領域の集積度
は、画素領域に比較して高いので、それだけチリの存在
によって不良の発生する確率が大きくなる。一方、単体
の基板を用いてその基板上に半導体装置を作製する場
合、各工程（一般に半導体装置は複数の工程を経て作製
される）毎における基板の表面におけるチリ（ゴミ）の
分布は、その周辺部になる程高くなってしまう。従っ
て、図１に示すような状態でパネルの作製を行った場
合、周辺駆動回路領域１０３における不良が高い確率で
発生してしまうことになる。周辺駆動回路領域に不良が
発生すると、該当する不良箇所に接続されたゲイト線あ
るいはソース線に信号電流が流れなくなるので、線欠陥
の原因になる。また線欠陥とまでいかなくても画面のチ
ラツキや不鮮明な表示の原因となる。
は、画素領域に比較して高いので、それだけチリの存在
によって不良の発生する確率が大きくなる。一方、単体
の基板を用いてその基板上に半導体装置を作製する場
合、各工程（一般に半導体装置は複数の工程を経て作製
される）毎における基板の表面におけるチリ（ゴミ）の
分布は、その周辺部になる程高くなってしまう。従っ
て、図１に示すような状態でパネルの作製を行った場
合、周辺駆動回路領域１０３における不良が高い確率で
発生してしまうことになる。周辺駆動回路領域に不良が
発生すると、該当する不良箇所に接続されたゲイト線あ
るいはソース線に信号電流が流れなくなるので、線欠陥
の原因になる。また線欠陥とまでいかなくても画面のチ
ラツキや不鮮明な表示の原因となる。
【００１１】ここで図２に示す位置取りでもって各セル
を作製した場合について考える。この場合、チリの存在
する確率の高いガラス基板１０１の周辺部において、こ
れまたチリの存在によって不良の発生し易い周辺駆動回
路領域２０５と２０７と２０８とが存在していることが
分かる。このことから、周辺駆動回路領域２０５と２０
７と２０８において、高い確率でもって不良が発生して
しまうことが理解される。
を作製した場合について考える。この場合、チリの存在
する確率の高いガラス基板１０１の周辺部において、こ
れまたチリの存在によって不良の発生し易い周辺駆動回
路領域２０５と２０７と２０８とが存在していることが
分かる。このことから、周辺駆動回路領域２０５と２０
７と２０８において、高い確率でもって不良が発生して
しまうことが理解される。
【００１２】本明細書で開示する発明では、図２に示す
ような複数のパネルを１枚の基板から取る場合におい
て、不良の発生を抑制する技術を提供することを課題と
する。
ような複数のパネルを１枚の基板から取る場合におい
て、不良の発生を抑制する技術を提供することを課題と
する。
【００１３】
【課題を解決するための手段】本明細書で開示する発明
の一つは、絶縁表面を有する基板を用いて画素領域と周
辺駆動回路領域とを一体化した構成を有する液晶表示装
置を構成するパネルを作製する際に、前記基板の縁から
画素領域までの距離に対して、前記基板の縁から周辺駆
動回路までの距離を長くして位置取りを行うことを特徴
とする。
の一つは、絶縁表面を有する基板を用いて画素領域と周
辺駆動回路領域とを一体化した構成を有する液晶表示装
置を構成するパネルを作製する際に、前記基板の縁から
画素領域までの距離に対して、前記基板の縁から周辺駆
動回路までの距離を長くして位置取りを行うことを特徴
とする。
【００１４】上記構成において、絶縁表面を有する基板
としては、普通ガラス基板が利用される。ガラス基板の
他には、石英基板や樹脂基板を用いる場合の例を挙げる
ことができる。
としては、普通ガラス基板が利用される。ガラス基板の
他には、石英基板や樹脂基板を用いる場合の例を挙げる
ことができる。
【００１５】画素領域は、マトリクス状に配置された多
数の画素を有している。画素には、スイッチング用の薄
膜トランジスタが少なくとも一つ配置されており、また
必要に応じて保持容量としてのキャパシタが配置されて
いる。周辺駆動回路領域には、画素領域に配置される薄
膜トランジスタを駆動するための回路が配置されてい
る。
数の画素を有している。画素には、スイッチング用の薄
膜トランジスタが少なくとも一つ配置されており、また
必要に応じて保持容量としてのキャパシタが配置されて
いる。周辺駆動回路領域には、画素領域に配置される薄
膜トランジスタを駆動するための回路が配置されてい
る。
【００１６】「基板の縁から画素領域までの距離に対し
て、基板の縁から周辺駆動回路までの距離を長くして位
置取りを行う」という構成の具体的な例を図７に示す。
図７に示すのは、ガラス基板１０１から４組のパネルを
得る場合の例である。この場合、ガラス基板１０１の縁
から画素領域７０１までの距離ａ及びｂの値をａ’及び
ｂ’の値に比較して大きくしている。図７に示されるの
は、１枚のガラス基板から４枚のパネルを得る場合の例
であるが、さらに多数枚のパネルを得る場合も同様に考
えることができる。
て、基板の縁から周辺駆動回路までの距離を長くして位
置取りを行う」という構成の具体的な例を図７に示す。
図７に示すのは、ガラス基板１０１から４組のパネルを
得る場合の例である。この場合、ガラス基板１０１の縁
から画素領域７０１までの距離ａ及びｂの値をａ’及び
ｂ’の値に比較して大きくしている。図７に示されるの
は、１枚のガラス基板から４枚のパネルを得る場合の例
であるが、さらに多数枚のパネルを得る場合も同様に考
えることができる。
【００１７】他の発明の構成は、絶縁表面を有する基板
を用いて画素領域と周辺駆動回路領域とを一体化した構
成を有する液晶表示装置を構成するパネルを４組作製す
る際に、それぞれのパネルにおける周辺駆動回路領域が
向かい合う状態で位置取りを行うことを特徴とする。
を用いて画素領域と周辺駆動回路領域とを一体化した構
成を有する液晶表示装置を構成するパネルを４組作製す
る際に、それぞれのパネルにおける周辺駆動回路領域が
向かい合う状態で位置取りを行うことを特徴とする。
【００１８】上記構成の具体的な例を図３に示す。図３
には、１枚のガラス基板１０１から、４組のパネルを得
る場合の位置取りが示されている。図３においては、周
辺駆動回路領域３０５〜３０８が互いに向き合うように
配置された位置取りがなされている。
には、１枚のガラス基板１０１から、４組のパネルを得
る場合の位置取りが示されている。図３においては、周
辺駆動回路領域３０５〜３０８が互いに向き合うように
配置された位置取りがなされている。
【００１９】
【作用】図７に示すようにａ及びｂの値をａ’及びｂ’
の値に比較して大きく採った場合、集積度が大きくそれ
だけチリの影響を受けやすい周辺駆動回路領域７０１〜
７０３における不良の発生率を下げることができる。ま
た同時に基板１０１の有効利用もはかることができる。
の値に比較して大きく採った場合、集積度が大きくそれ
だけチリの影響を受けやすい周辺駆動回路領域７０１〜
７０３における不良の発生率を下げることができる。ま
た同時に基板１０１の有効利用もはかることができる。
【００２０】また図３に示すように、１枚の基板１０１
から４組のパネルを得る場合において、周辺駆動回路領
域３０５〜３０８がそれぞれ向かう合うように位置取り
を行うことで、周辺駆動回路領域に不良の発生すること
を抑制することができる。
から４組のパネルを得る場合において、周辺駆動回路領
域３０５〜３０８がそれぞれ向かう合うように位置取り
を行うことで、周辺駆動回路領域に不良の発生すること
を抑制することができる。
【００２１】
〔実施例１〕図３に本実施例に示すアクティブマトリク
ス型の液晶表示装置を構成する一方の基板の位置取りの
状態を示す。図３に示すのは、１枚のガラス基板１０１
上に４枚のパネルを位置取りした場合の例を示したもの
である。図３において、３０５〜３０８が周辺駆動回路
領域であり、３０１〜３０４が画素領域である。
ス型の液晶表示装置を構成する一方の基板の位置取りの
状態を示す。図３に示すのは、１枚のガラス基板１０１
上に４枚のパネルを位置取りした場合の例を示したもの
である。図３において、３０５〜３０８が周辺駆動回路
領域であり、３０１〜３０４が画素領域である。
【００２２】図３に示すような位置取りを採用した場
合、チリの存在によって不良状態に陥りやすい周辺駆動
回路領域３０５〜３０８の大部分を基板１０１における
チリの存在する確率が比較的小さい領域に位置させるこ
とができるので、チリの影響による不良の発生を図２に
示すような位置取りに比較して抑制することができる。
合、チリの存在によって不良状態に陥りやすい周辺駆動
回路領域３０５〜３０８の大部分を基板１０１における
チリの存在する確率が比較的小さい領域に位置させるこ
とができるので、チリの影響による不良の発生を図２に
示すような位置取りに比較して抑制することができる。
【００２３】図３に示す構成においては、図中のａ及び
ｂで示される距離は等しくとることができる。このａ及
びｂで示される距離は、歩留りが悪化しない範囲で極力
小さくすることが好ましい。これは、基板１０１を有効
に利用するためである。画素領域３０１〜３０４は、周
辺駆動回路領域に比較して、チリの影響を受けにくいの
で、ａ及びｂで示される距離は比較的小さいものとする
ことができる。またｃで示される距離はａ及びｂで示さ
れる距離よりも小さくすることができる。
ｂで示される距離は等しくとることができる。このａ及
びｂで示される距離は、歩留りが悪化しない範囲で極力
小さくすることが好ましい。これは、基板１０１を有効
に利用するためである。画素領域３０１〜３０４は、周
辺駆動回路領域に比較して、チリの影響を受けにくいの
で、ａ及びｂで示される距離は比較的小さいものとする
ことができる。またｃで示される距離はａ及びｂで示さ
れる距離よりも小さくすることができる。
【００２４】なお、図３に示すような位置取りでパネル
を作製する場合、得られるパネルは、周辺駆動回路領域
と画素領域との位置関係が逆になるものが１組づつ得ら
れることに注意する必要がある。
を作製する場合、得られるパネルは、周辺駆動回路領域
と画素領域との位置関係が逆になるものが１組づつ得ら
れることに注意する必要がある。
【００２５】図４及び図５に周辺駆動回路領域と画素領
域とが同一基板上に形成されたパネル、即ち周辺駆動回
路を内蔵したパネルの作製工程を示す。また図９にこの
ドライバ回路を内蔵したパネルの作製工程の流れの概略
を示す。
域とが同一基板上に形成されたパネル、即ち周辺駆動回
路を内蔵したパネルの作製工程を示す。また図９にこの
ドライバ回路を内蔵したパネルの作製工程の流れの概略
を示す。
【００２６】図４及び図５に示されるのは周辺駆動回路
を構成する薄膜トランジスタで構成されるＣＭＯＳ回路
と画素領域に配置されるＮチャネル型の薄膜トランジス
タとを同時に作製する工程である。図４及び図５におい
て示す工程は、図３のＡ−Ａ’で切った断面における一
部分を示すものといえる。
を構成する薄膜トランジスタで構成されるＣＭＯＳ回路
と画素領域に配置されるＮチャネル型の薄膜トランジス
タとを同時に作製する工程である。図４及び図５におい
て示す工程は、図３のＡ−Ａ’で切った断面における一
部分を示すものといえる。
【００２７】まずガラス基板４０１の表面に下地膜とし
て酸化珪素膜４０２を例えば３０００Åの厚さにスパッ
タ法で成膜する。さらに非晶質珪素膜４０３を例えば５
００Åの厚さに成膜する。非晶質珪素膜の成膜方法は、
プラズマＣＶＤ法または減圧熱ＣＶＤ法を用いればよ
い。そしてレーザー光の照射を行うことにより非晶質珪
素膜４０３を結晶化させる。こうして図４（Ａ）に示す
状態を得る。なお非晶質珪素膜の結晶化は加熱による方
法、加熱とレーザー光の照射の併用による方法でもよ
い。
て酸化珪素膜４０２を例えば３０００Åの厚さにスパッ
タ法で成膜する。さらに非晶質珪素膜４０３を例えば５
００Åの厚さに成膜する。非晶質珪素膜の成膜方法は、
プラズマＣＶＤ法または減圧熱ＣＶＤ法を用いればよ
い。そしてレーザー光の照射を行うことにより非晶質珪
素膜４０３を結晶化させる。こうして図４（Ａ）に示す
状態を得る。なお非晶質珪素膜の結晶化は加熱による方
法、加熱とレーザー光の照射の併用による方法でもよ
い。
【００２８】次にパターニングを施すことにより周辺駆
動回路を構成するＣＭＯＳ回路を構成する活性層４０４
と４０５、画素領域に配置されるＮチャネル型の薄膜ト
ランジスタの活性層４０６を得る。こうして図４（Ｂ）
に示す状態を得る。
動回路を構成するＣＭＯＳ回路を構成する活性層４０４
と４０５、画素領域に配置されるＮチャネル型の薄膜ト
ランジスタの活性層４０６を得る。こうして図４（Ｂ）
に示す状態を得る。
【００２９】図４（Ｂ）に示す状態を得たら、ゲイト絶
縁膜として機能する酸化珪素膜４０７を例えば１０００
Åの厚さにスパッタ法で成膜する。さらにスカンジスム
を微量に含んだアルミニウムを主成分とする膜を例えば
６０００Åの厚さにスパッタ法または電子ビーム蒸着法
で成膜する。さらにパターニングを施すことにより、ゲ
イト電極４０８、４０９、４１０を形成する。
縁膜として機能する酸化珪素膜４０７を例えば１０００
Åの厚さにスパッタ法で成膜する。さらにスカンジスム
を微量に含んだアルミニウムを主成分とする膜を例えば
６０００Åの厚さにスパッタ法または電子ビーム蒸着法
で成膜する。さらにパターニングを施すことにより、ゲ
イト電極４０８、４０９、４１０を形成する。
【００３０】次に電解溶液中において各ゲイト電極を陽
極とした陽極酸化を施すことにより、酸化物層４１１、
４１２、４１３を形成する。酸化物層の厚さは例えば２
０００Åとする。こうして図４（Ｃ）に示す状態を得
る。この酸化物層は、後の不純物イオンの注入工程にお
いて、マスクとなり、オフセットゲイト領域を形成する
ために機能する。
極とした陽極酸化を施すことにより、酸化物層４１１、
４１２、４１３を形成する。酸化物層の厚さは例えば２
０００Åとする。こうして図４（Ｃ）に示す状態を得
る。この酸化物層は、後の不純物イオンの注入工程にお
いて、マスクとなり、オフセットゲイト領域を形成する
ために機能する。
【００３１】図４（Ｃ）に示す状態を得たら、Ｐ+ イオ
ン（リンイオン）をイオンドーピング法またはプラズマ
ドーピング法を用いて活性層に対して加速注入する。
（図４（Ｄ））
ン（リンイオン）をイオンドーピング法またはプラズマ
ドーピング法を用いて活性層に対して加速注入する。
（図４（Ｄ））
【００３２】次に所定の領域をレジストマスク４００で
覆った後、Ｂ+ イオン（ボロンイオン）をプラズマドー
ピング法またはイオンドーピング法でもって加速注入す
る。（図５（Ａ））
覆った後、Ｂ+ イオン（ボロンイオン）をプラズマドー
ピング法またはイオンドーピング法でもって加速注入す
る。（図５（Ａ））
【００３３】そしてレジストマスク４００を取り除くこ
とによって、図５（Ｂ）に示す状態を得る。図５（Ｂ）
に示す状態を得たらレーザー光を照射し、不純物イオン
が注入された領域の再結晶化と注入された不純物イオン
の活性化とを行う。
とによって、図５（Ｂ）に示す状態を得る。図５（Ｂ）
に示す状態を得たらレーザー光を照射し、不純物イオン
が注入された領域の再結晶化と注入された不純物イオン
の活性化とを行う。
【００３４】こうして、Ｐチャネル型の薄膜トランジス
タ（ＰＴＦＴ）４２６のソース領域４１４、チャネル形
成領域４１６、ドレイン領域４１７、さらにオフセット
ゲイト領域４１５が形成される。また、Ｎチャネル型の
薄膜トランジスタ（ＮＴＦＴ）４２７のドレイン領域４
１８、チャネル形成領域４２０、ソース領域４２１、さ
らにオフセットゲイト領域４１９が形成される。このＰ
チャネル型の薄膜トランジスタ４２６とＮチャネル型の
薄膜トランジスタ４２７とで、ＣＭＯＳ回路が構成され
る。このＣＭＯＳ回路は周辺駆動回路の一部を構成す
る。
タ（ＰＴＦＴ）４２６のソース領域４１４、チャネル形
成領域４１６、ドレイン領域４１７、さらにオフセット
ゲイト領域４１５が形成される。また、Ｎチャネル型の
薄膜トランジスタ（ＮＴＦＴ）４２７のドレイン領域４
１８、チャネル形成領域４２０、ソース領域４２１、さ
らにオフセットゲイト領域４１９が形成される。このＰ
チャネル型の薄膜トランジスタ４２６とＮチャネル型の
薄膜トランジスタ４２７とで、ＣＭＯＳ回路が構成され
る。このＣＭＯＳ回路は周辺駆動回路の一部を構成す
る。
【００３５】また、画素領域を構成するＮチャネル型の
薄膜トランジスタ（ＮＴＦＴ）４２８のソース領域４２
２、チャネル形成領域４２４、ドレイン領域４２５、オ
フセットゲイト領域４２３が同時に形成される。
薄膜トランジスタ（ＮＴＦＴ）４２８のソース領域４２
２、チャネル形成領域４２４、ドレイン領域４２５、オ
フセットゲイト領域４２３が同時に形成される。
【００３６】次に層間絶縁膜４２９となる酸化珪素膜を
プラズマＣＶＤ法で例えば７０００Åの厚さに成膜す
る。さらにコンタクトホールの形成を行い、アルミウム
または適当な金属材料を用いてソース配線４３０、４３
２、４３３、ドレイン配線４３１を形成する。ＰＴＦＴ
４２６とＮＴＦＴ４２７のドレイン配線は４３１で共通
となっており、この２つのＴＦＴでＣＭＯＳ回路を構成
している。さらに画素電極に延在したＩＴＯ電極４３４
を形成する。そして保護膜４３５を形成する。こうして
図５（Ｃ）に示すように周辺駆動回路領域と画素領域と
をガラス基板上に同時に形成することができる。
プラズマＣＶＤ法で例えば７０００Åの厚さに成膜す
る。さらにコンタクトホールの形成を行い、アルミウム
または適当な金属材料を用いてソース配線４３０、４３
２、４３３、ドレイン配線４３１を形成する。ＰＴＦＴ
４２６とＮＴＦＴ４２７のドレイン配線は４３１で共通
となっており、この２つのＴＦＴでＣＭＯＳ回路を構成
している。さらに画素電極に延在したＩＴＯ電極４３４
を形成する。そして保護膜４３５を形成する。こうして
図５（Ｃ）に示すように周辺駆動回路領域と画素領域と
をガラス基板上に同時に形成することができる。
【００３７】図５（Ｃ）に示す状態を得た後、それぞれ
のパネルのカットを行い、単体のパネルを得る。こうし
てアクティブマトリクス型の液晶表示装置を構成するパ
ネルを得ることができる。
のパネルのカットを行い、単体のパネルを得る。こうし
てアクティブマトリクス型の液晶表示装置を構成するパ
ネルを得ることができる。
【００３８】〔実施例２〕本実施例は、１枚のガラス基
板から２枚のパネルを得る場合の例である。図６にその
概略の状態を示す。図６において、６０３と６０４が周
辺駆動回路領域であり、６０１と６０２が画素領域であ
る。図６に示す構成においては、ａ’＞ａとすることに
よって、パネルの作製に際する歩留りを高めることがで
きる。即ち、不良の発生に大きな影響のあるａ’の寸法
を大きく採ることによって、基板１０１の利用率の低下
を最小限に抑えて、同時に高い歩留りを得ることができ
る。なお、ａ、ｂ、ｂ’の関係については、必要とされ
る最小寸法でｂ≒ｂ’≒ａとすればよい。また、ｃで示
される距離はａ、ａ’、ｂ、ｂ’よりも小さくすること
ができる。即ち、ａ、ａ’、ｂ、ｂ’＞ｃとすることが
できる。
板から２枚のパネルを得る場合の例である。図６にその
概略の状態を示す。図６において、６０３と６０４が周
辺駆動回路領域であり、６０１と６０２が画素領域であ
る。図６に示す構成においては、ａ’＞ａとすることに
よって、パネルの作製に際する歩留りを高めることがで
きる。即ち、不良の発生に大きな影響のあるａ’の寸法
を大きく採ることによって、基板１０１の利用率の低下
を最小限に抑えて、同時に高い歩留りを得ることができ
る。なお、ａ、ｂ、ｂ’の関係については、必要とされ
る最小寸法でｂ≒ｂ’≒ａとすればよい。また、ｃで示
される距離はａ、ａ’、ｂ、ｂ’よりも小さくすること
ができる。即ち、ａ、ａ’、ｂ、ｂ’＞ｃとすることが
できる。
【００３９】ａ、ａ’、ｂ、ｂ’、ｃそれぞれの値の関
係は、上記に示す関係から与えられるが、それぞれの具
体的な値は、必要とする歩留り、デバイス作製に際する
プロセス条件、さらにはプロセスのクリーン度によって
異なり、実験的に求める必要がある。
係は、上記に示す関係から与えられるが、それぞれの具
体的な値は、必要とする歩留り、デバイス作製に際する
プロセス条件、さらにはプロセスのクリーン度によって
異なり、実験的に求める必要がある。
【００４０】〔実施例３〕本実施例は、図７に示すよう
な位置取りで１枚のガラス基板１０１でもって４枚のパ
ネルを作製する場合の例である。図７において、７０１
〜７０４が周辺駆動回路領域であり、７０５〜７０８が
画素領域である。図７に示すパネルの位置取りにおいて
は、ａ’＜ａ、ｂ’＜ｂとすることによって、周辺駆動
回路領域７０１〜７０４におけるチリの影響による不良
の発生を抑制することができる。また同時にａ’とｂ’
の値を小さくすることによって、ガラス基板１０１を有
効に利用してパネルを作製することができる。なお、ａ
とｂとの関係は、ａ≒ｂとすればよい。またａ’とｂ’
との関係もａ’＝ｂ’としてよい。またｃ、ｃ’で示さ
れる値は、ａ、ａ’、ｂ、ｂ’で示される値より小さく
することができる。即ち、ｃ、ｃ’＜ａ、ａ’、ｂ、
ｂ’を満たす範囲で選択することができる。またｃ、
ｃ’の関係は、ｃ＝ｃ’とすればよい。
な位置取りで１枚のガラス基板１０１でもって４枚のパ
ネルを作製する場合の例である。図７において、７０１
〜７０４が周辺駆動回路領域であり、７０５〜７０８が
画素領域である。図７に示すパネルの位置取りにおいて
は、ａ’＜ａ、ｂ’＜ｂとすることによって、周辺駆動
回路領域７０１〜７０４におけるチリの影響による不良
の発生を抑制することができる。また同時にａ’とｂ’
の値を小さくすることによって、ガラス基板１０１を有
効に利用してパネルを作製することができる。なお、ａ
とｂとの関係は、ａ≒ｂとすればよい。またａ’とｂ’
との関係もａ’＝ｂ’としてよい。またｃ、ｃ’で示さ
れる値は、ａ、ａ’、ｂ、ｂ’で示される値より小さく
することができる。即ち、ｃ、ｃ’＜ａ、ａ’、ｂ、
ｂ’を満たす範囲で選択することができる。またｃ、
ｃ’の関係は、ｃ＝ｃ’とすればよい。
【００４１】図７に示す位置取りとした場合、全てのパ
ネルにおいて周辺駆動回路領域と画素領域との位置関係
を同一なものとすることができ、同一のパネルを作製す
るという意味においては、図３に示す位置取りに比較し
て有利である。
ネルにおいて周辺駆動回路領域と画素領域との位置関係
を同一なものとすることができ、同一のパネルを作製す
るという意味においては、図３に示す位置取りに比較し
て有利である。
【００４２】〔実施例４〕本実施例は、図８に示すよう
な位置取りで２つのパネルを作製する場合の例である。
図８に示す構成においては、８０１と８０２が周辺駆動
回路領域であり、８０３と８０４が画素領域である。
な位置取りで２つのパネルを作製する場合の例である。
図８に示す構成においては、８０１と８０２が周辺駆動
回路領域であり、８０３と８０４が画素領域である。
【００４３】図８に示すような位置取りにおいては、ａ
＞ａ’、ｂ＞ｂ’とすることによって、周辺駆動回路領
域８０１、８０２における不良の発生を抑制することが
できる。また同時にガラス基板１０１を有効に利用する
ことができる。ａとｂの関係については、特に問題がな
いのであれば、ａ’＝ｂ’としてよい。同様にａ’と
ｂ’の関係についても特に問題がないのであれば、ａ’
＝ｂ’としてよい。またｃで示される値は、ａ、ａ’、
ｂ、ｂ’＞ｃで示される条件を満たす値から選択するこ
とができる。
＞ａ’、ｂ＞ｂ’とすることによって、周辺駆動回路領
域８０１、８０２における不良の発生を抑制することが
できる。また同時にガラス基板１０１を有効に利用する
ことができる。ａとｂの関係については、特に問題がな
いのであれば、ａ’＝ｂ’としてよい。同様にａ’と
ｂ’の関係についても特に問題がないのであれば、ａ’
＝ｂ’としてよい。またｃで示される値は、ａ、ａ’、
ｂ、ｂ’＞ｃで示される条件を満たす値から選択するこ
とができる。
【００４４】
【発明の効果】本明細書に開示する発明を採用すること
で、アクティブマトリクス型の液晶表示装置の作製にお
いて、ガラス基板を有効に利用しつつその歩留りを高め
ることができる。
で、アクティブマトリクス型の液晶表示装置の作製にお
いて、ガラス基板を有効に利用しつつその歩留りを高め
ることができる。
【図１】 周辺駆動回路を内蔵したアクティブマトリク
ス型の液晶表示装置のパネルの概要を示す図。
ス型の液晶表示装置のパネルの概要を示す図。
【図２】 従来において行われているアクティブマトリ
クス型の液晶表示装置を構成するパネルの位置取りを示
す図。
クス型の液晶表示装置を構成するパネルの位置取りを示
す図。
【図３】 実施例において示すアクティブマトリクス型
の液晶表示装置を構成するパネルの位置取りを示す図。
の液晶表示装置を構成するパネルの位置取りを示す図。
【図４】 実施例において示すアクティブマトリクス型
の液晶表示装置を構成するパネルの作製工程を示す断面
図。
の液晶表示装置を構成するパネルの作製工程を示す断面
図。
【図５】 実施例において示すアクティブマトリクス型
の液晶表示装置を構成するパネルの作製工程を示す断面
図。
の液晶表示装置を構成するパネルの作製工程を示す断面
図。
【図６】 実施例において示すアクティブマトリクス型
の液晶表示装置を構成するパネルの位置取りを示す図。
の液晶表示装置を構成するパネルの位置取りを示す図。
【図７】 実施例において示すアクティブマトリクス型
の液晶表示装置を構成するパネルの位置取りを示す図。
の液晶表示装置を構成するパネルの位置取りを示す図。
【図８】 実施例において示すアクティブマトリクス型
の液晶表示装置を構成するパネルの位置取りを示す図。
の液晶表示装置を構成するパネルの位置取りを示す図。
【図９】 実施例において示すアクティブマトリクス型
の液晶表示装置を構成するパネルの作製工程の流れを示
すチャート図。
の液晶表示装置を構成するパネルの作製工程の流れを示
すチャート図。
１０１ ガラス
基板 １０２ 画素領
域 １０３ 周辺駆
動回路領域 １０４ ソース
線 １０５ ゲイト
線 １０６ 薄膜ト
ランジスタ １０７ 液晶 ２０１〜２０４ 液晶パ
ネル ２０５〜２０８、３０５〜３０８ 周辺駆
動回路領域 ２０９〜２１２、３０１〜３０４ 画素領
域 ４０１ ガラス
基板 ４０２ 下地膜 ４０３ 非晶質
珪素膜 ４０７ ゲイト
絶縁膜 ４０４〜４０６ 活性層 ４０８〜４１０ ゲイト
電極 ４１１〜４１３ 陽極酸
化物層 ４００ レジス
トマスク ４１４、４２１、４２２ ソース
領域 ４１６、４２０、４２４ チャネ
ル形成領域 ４１７、４１８、４２５ ドレイ
ン領域 ４１５、４１９、４２３ オフセ
ットゲイト領域 ４２９ 層間絶
縁膜 ４３０、４３２、４３３ ソース
電極 ４３１ ドレイ
ン電極 ４３４ 画素電
極（ＩＴＯ電極） ４３５ 保護膜 ６０３、６０４ 周辺駆
動回路領域 ６０１、６０２ 画素領
域 ７０１〜７０４ 周辺駆
動回路領域 ７０５〜７０８ 画素領
域 ８０１、８０２ 周辺駆
動回路領域 ８０３、８０４ 画素領
域
基板 １０２ 画素領
域 １０３ 周辺駆
動回路領域 １０４ ソース
線 １０５ ゲイト
線 １０６ 薄膜ト
ランジスタ １０７ 液晶 ２０１〜２０４ 液晶パ
ネル ２０５〜２０８、３０５〜３０８ 周辺駆
動回路領域 ２０９〜２１２、３０１〜３０４ 画素領
域 ４０１ ガラス
基板 ４０２ 下地膜 ４０３ 非晶質
珪素膜 ４０７ ゲイト
絶縁膜 ４０４〜４０６ 活性層 ４０８〜４１０ ゲイト
電極 ４１１〜４１３ 陽極酸
化物層 ４００ レジス
トマスク ４１４、４２１、４２２ ソース
領域 ４１６、４２０、４２４ チャネ
ル形成領域 ４１７、４１８、４２５ ドレイ
ン領域 ４１５、４１９、４２３ オフセ
ットゲイト領域 ４２９ 層間絶
縁膜 ４３０、４３２、４３３ ソース
電極 ４３１ ドレイ
ン電極 ４３４ 画素電
極（ＩＴＯ電極） ４３５ 保護膜 ６０３、６０４ 周辺駆
動回路領域 ６０１、６０２ 画素領
域 ７０１〜７０４ 周辺駆
動回路領域 ７０５〜７０８ 画素領
域 ８０１、８０２ 周辺駆
動回路領域 ８０３、８０４ 画素領
域
Claims (3)
- 【請求項１】絶縁表面を有する基板を用いて画素領域と
周辺駆動回路領域とを一体化した構成を有する液晶表示
装置を構成するパネルを作製する際に、 前記基板の縁から画素領域までの距離に対して、 前記基板の縁から周辺駆動回路までの距離を長くして位
置取りを行うことを特徴とする表示装置の作製方法。 - 【請求項２】絶縁表面を有する基板を用いて画素領域と
周辺駆動回路領域とを一体化した構成を有する液晶表示
装置を構成するパネルを同時に複数作製する際に、 前記基板の縁から画素領域までの距離に対して、 前記基板の縁から周辺駆動回路までの距離を長くして位
置取りを行うことを特徴とする表示装置の作製方法。 - 【請求項３】絶縁表面を有する基板を用いて画素領域と
周辺駆動回路領域とを一体化した構成を有する液晶表示
装置を構成するパネルを４組作製する際に、 それぞれのパネルにおける周辺駆動回路領域が向かい合
う状態で位置取りを行うことを特徴とする表示装置の作
製方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05648295A JP3480757B2 (ja) | 1995-02-21 | 1995-02-21 | パネルの作製方法 |
| KR1019960004258A KR960032052A (ko) | 1995-02-21 | 1996-02-16 | 표시 장치의 제조 방법 |
| CN96103480A CN1079955C (zh) | 1995-02-21 | 1996-02-17 | 显示器件的制造方法 |
| US08/604,548 US5982469A (en) | 1995-02-21 | 1996-02-21 | Method of manufacturing a liquid crystal device including a peripheral circuit area and a pixel area on the same substrate |
| US09/425,117 US6201591B1 (en) | 1995-02-21 | 1999-10-20 | Method of manufacturing a display device including a peripheral circuit area and a pixel area on the same substrate |
| US09/774,815 US6327015B2 (en) | 1995-02-21 | 2001-01-30 | Manufacturing method of display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05648295A JP3480757B2 (ja) | 1995-02-21 | 1995-02-21 | パネルの作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08228007A true JPH08228007A (ja) | 1996-09-03 |
| JP3480757B2 JP3480757B2 (ja) | 2003-12-22 |
Family
ID=13028326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05648295A Expired - Fee Related JP3480757B2 (ja) | 1995-02-21 | 1995-02-21 | パネルの作製方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5982469A (ja) |
| JP (1) | JP3480757B2 (ja) |
| KR (1) | KR960032052A (ja) |
| CN (1) | CN1079955C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891523B2 (en) * | 1998-02-19 | 2005-05-10 | Seiko Epson Corporation | Active-matrix substrate, electro-optical device, method for manufacturing active-matrix substrate, and electronic equipment |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964890B1 (en) | 1992-03-17 | 2005-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6476787B1 (en) * | 1998-11-04 | 2002-11-05 | International Business Machines Corporation | Multiplexing pixel circuits |
| GB9825314D0 (en) * | 1998-11-20 | 1999-01-13 | Koninkl Philips Electronics Nv | Active matrix liquid crystal display devices |
| WO2001057838A1 (en) * | 2000-01-31 | 2001-08-09 | Seiko Epson Corporation | Electrooptic device and driving method thereof |
| JP2002293559A (ja) * | 2001-03-30 | 2002-10-09 | Semiconductor Energy Lab Co Ltd | ガラス基板およびそれを用いた表示装置 |
| US20030081906A1 (en) * | 2001-10-26 | 2003-05-01 | Filhaber John F. | Direct bonding of optical components |
| KR100662496B1 (ko) * | 2002-03-23 | 2007-01-02 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| JP3915734B2 (ja) * | 2003-05-12 | 2007-05-16 | ソニー株式会社 | 蒸着マスクおよびこれを用いた表示装置の製造方法、ならびに表示装置 |
| KR100960472B1 (ko) * | 2003-12-16 | 2010-05-28 | 엘지디스플레이 주식회사 | 액정 표시패널의 제조장치 및 그 제조방법 |
| JP4043482B2 (ja) * | 2004-06-03 | 2008-02-06 | シャープ株式会社 | 液晶表示装置および液晶表示装置に用いられる基板、並びにこれらの製造方法 |
| CN107561723B (zh) * | 2017-10-13 | 2020-05-05 | 京东方科技集团股份有限公司 | 显示面板和显示装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4906071A (en) * | 1987-03-31 | 1990-03-06 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal display device and video projector incorporating same with particular driving circuit connection scheme |
| JPH02105115A (ja) | 1988-10-14 | 1990-04-17 | Hitachi Ltd | 周辺回路内蔵薄膜トランジスタのパターンレイアウト |
| US5200847A (en) * | 1990-05-01 | 1993-04-06 | Casio Computer Co., Ltd. | Liquid crystal display device having driving circuit forming on a heat-resistant sub-substrate |
| US5849601A (en) * | 1990-12-25 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| JP2524477B2 (ja) * | 1993-12-20 | 1996-08-14 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 液晶パネル形成用基板及びその製造方法 |
| US5875011A (en) * | 1997-04-10 | 1999-02-23 | International Business Machines Corporation | Liquid crystal display tile interconnected to a tile carrier and method |
-
1995
- 1995-02-21 JP JP05648295A patent/JP3480757B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-16 KR KR1019960004258A patent/KR960032052A/ko not_active Ceased
- 1996-02-17 CN CN96103480A patent/CN1079955C/zh not_active Expired - Fee Related
- 1996-02-21 US US08/604,548 patent/US5982469A/en not_active Expired - Lifetime
-
1999
- 1999-10-20 US US09/425,117 patent/US6201591B1/en not_active Expired - Lifetime
-
2001
- 2001-01-30 US US09/774,815 patent/US6327015B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891523B2 (en) * | 1998-02-19 | 2005-05-10 | Seiko Epson Corporation | Active-matrix substrate, electro-optical device, method for manufacturing active-matrix substrate, and electronic equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1079955C (zh) | 2002-02-27 |
| US6327015B2 (en) | 2001-12-04 |
| US5982469A (en) | 1999-11-09 |
| JP3480757B2 (ja) | 2003-12-22 |
| US20010006411A1 (en) | 2001-07-05 |
| US6201591B1 (en) | 2001-03-13 |
| KR960032052A (ko) | 1996-09-17 |
| CN1160862A (zh) | 1997-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3525316B2 (ja) | アクティブマトリクス型表示装置 | |
| JP5427969B2 (ja) | 半導体装置の作製方法 | |
| KR101790176B1 (ko) | 어레이 기판의 제조방법 | |
| JPH05142577A (ja) | マトリクス回路駆動装置 | |
| US7344930B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN101236993B (zh) | 薄膜晶体管及其制法、以及使用该薄膜晶体管的显示装置 | |
| JP3480757B2 (ja) | パネルの作製方法 | |
| JP2007183656A (ja) | アクティブマトリックス有機電界発光ディスプレイ装置及びその製造方法 | |
| US7537972B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2003517641A (ja) | アクティブマトリクスデバイスの製造方法 | |
| JPH08286212A (ja) | 表示装置の作製方法 | |
| KR101017225B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| CN1637474B (zh) | 液晶显示器件及其制造方法 | |
| JP3577625B2 (ja) | 液晶表示装置の製造方法 | |
| JP3005918B2 (ja) | アクティブマトリクスパネル | |
| KR101246790B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| US6265290B1 (en) | Method for fabricating a thin film transistor and a substrate and thin film transistor manufactured using the same | |
| CN1328621C (zh) | 电路阵列基板 | |
| JPH10209452A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3457278B2 (ja) | アクティブマトリクス装置およびそれを用いた電子装置 | |
| JPH06252171A (ja) | アクティブマトリクスパネルの製造方法 | |
| JPH11282007A (ja) | 液晶表示装置 | |
| JPH0797191B2 (ja) | アクティブマトリクスセルおよびその製作方法 | |
| JP2006269665A (ja) | 薄膜トランジスタ回路とその製造方法 | |
| JP2590360B2 (ja) | 薄膜トランジスタパネルの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081010 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081010 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091010 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091010 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091010 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101010 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101010 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131010 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |