JPH0661438A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0661438A
JPH0661438A JP4211538A JP21153892A JPH0661438A JP H0661438 A JPH0661438 A JP H0661438A JP 4211538 A JP4211538 A JP 4211538A JP 21153892 A JP21153892 A JP 21153892A JP H0661438 A JPH0661438 A JP H0661438A
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JP
Japan
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forming
type diffusion
diffusion layer
transistor
channel
Prior art date
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Pending
Application number
JP4211538A
Other languages
English (en)
Inventor
Yoichi Mimuro
陽一 三室
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
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Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
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Publication of JPH0661438A publication Critical patent/JPH0661438A/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 本発明は、半導体基板上にＣＭＯＳトランジ
スタを形成する製造方法に関するものでＰチャンネルト
ランジスタのＬＤＤ部を形成するＰ型拡散層の拡散を抑
え、実効的なチャネル長を長くすることを目的とする。 【構成】 ＮチャンネルトランジスタのＬＤＤ部を形成
するＰｈｏｓのイオン注入を３０゜傾けて全面に打ち、
その後、Ｐチャンネルトランジスタ領域にのみＰチャン
ネルトランジスタのＬＤＤ部を形成するＢＦ2 のイオン
注入を施す。Ｐチャンネルトランジスタはチャネル方向
に深くＮ型拡散層が形成されたトランジスタ構造とな
る。 【効果】 上記のようにＬＤＤ構造ＰＭＯＳトランジス
タを作製すれば、チャネル方向にＮ型拡散層があるた
め、実効Ｌ長は長くなり、リーク電流、ソース・ドレイ
ン耐圧は向上する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体基板上にＣＭＯ
Ｓトランジスタを形成する製造方法に関するもので、特
にＬＤＤ構造(Lightly-Doped-Drain) を有するＣＭＯＳ
トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来ＭＯＳ型ＬＤＤ構造トランジスタを
形成するには、以下に示すような工程を用いてきた。ま
ず、図２（ａ）に示すように、Ｓｉ半導体基板上にＰ型
拡散層（Ｐウェル）、Ｎ型拡散層（Ｎウェル）を設け、
フィールド酸化膜を形成する。続いて図２（ｂ）に示す
ように、ゲート酸化膜を形成し、多結晶シリコン膜をＣ
ＶＤ法にて形成し、パターニング・エッチング除去す
る。
【０００３】続いて、図２（ｃ）に示すように、ＮＭＯ
ＳＴｒ形成領域（Ｐウェル領域）にＮ型拡散層を形成す
るため、例えばＰをイオン注入する。次に図２（ｄ）に
示すようにＰＭＯＳＴｒ領域（Ｎウェル領域）にＰ型拡
散層を形成するために、例えば、ＢＦ2 をイオン注入す
る。これらのイオン注入は基本的に７゜の角度をつけて
注入する（チャネリング防止）。
【０００４】引き続き、図３（ａ）に示すように、シリ
コン酸化膜をＣＶＤ法により形成した後、異方的に全面
エッチング除去すれば、ゲート電極である多結晶シリコ
ン膜の側壁にサイドウォールとして側壁酸化膜を残存さ
せることが可能となる。次に、図３（ｂ）、（ｃ）に示
すように、ＮＭＯＳＴｒ領域に例えばＡｓ、ＰＭＯＳＴ
ｒ領域に例えばＢＦ2 を順次イオン注入すれば、ＬＤＤ
構造のＴｒを形成できる。
【０００５】
【発明が解決しようとする課題】前述のような従来方法
においては、微細化に伴うゲート長縮小により実効的な
Ｌ長が短くなり、ソース・ドレイン間耐圧、いわゆるパ
ンチスルー電圧低下が避けられない。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、ＬＤＤ部拡散層形成のためのイオン注入工程におい
て、第一導電型拡散層を３０゜イオン注入、第二導電型
拡散層を注入面への垂直イオン注入にて連続形成する。
【０００７】
【作用】上記のような方法を用いることにより、例えば
ＰＭＯＳＴｒについては、ＬＤＤ部のＰ型拡散層に対し
て、Ｎ型拡散層がチャネル方向へ深く形成されるので、
実効的なチャネル長を長くでき、又、Ｐ型拡散層の空乏
層を小さく押さえられる。
【０００８】
【実施例】本発明の実施例を以下に説明する。まず図１
（ａ）に示すように、従来方法と同様にＳｉ半導体基板
上にＰ型拡散層（Ｐウェル）、Ｎ型拡散層（Ｎウェ
ル）、フィールド酸化膜、ゲート酸化膜、および多結晶
シリコン膜を順次形成する。ここまでは、従来方法図２
（ｂ）までと全く同様である。
【０００９】続いて、図１（ｂ）に示すように、全面に
例えばＰをイオン注入するが、この時の注入角度は例え
ば３０゜とし、条件として７０ｋｅｖ５Ｅ１３（１／ｃ
ｍ2)として基板を回転させてイオン注入する。次に図１
（ｃ）に示すように、ＮＭＯＳＴｒ形成領域にフォトレ
ジストを被膜し、ＰＭＯＳＴｒ形成領域にのみ例えば、
ＢＦ2 を６０ｋｅｖ２．５Ｅ１４で注入面垂直にイオン
注入する。
【００１０】続いて、従来の方法で説明したように図１
（ｄ）に示すごとく、多結晶シリコン膜の側壁にシリコ
ン酸化膜をＣＶＤ法にて形成、エッチング除去した後、
順次、ＮＭＯＳＴｒ領域にはＡｓ、ＰＭＯＳＴｒ領域に
はＢＦ2 をイオン注入してＮ型拡散層およびＰ型拡散層
を形成する。
【００１１】以上の実施例は、本発明をＰＭＯＳＴｒに
のみ用いたものである。また、本実施例においては、３
０゜イオン注入にて形成するＮ型拡散層をＮＭＯＳＴｒ
のＬＤＤ部Ｎ型拡散層と同時形成することができるの
で、マスク工程を削減できる利点も有している。
【００１２】
【発明の効果】本発明のような方法にて、ＬＤＤ構造ト
ランジスタを作製すれば、実効的なＬ長が長くなるの
で、ＰＭＯＳトランジスタのソース・ドレイン耐圧を向
上することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明の半導体装置の製造方
法の製造工程順断面図である。
【図２】（ａ）〜（ｄ）は従来方法の前半製造工程順断
面図である。
【図３】（ａ）〜（ｃ）は従来方法の後半製造工程順断
面図である。
【符号の説明】
１、１３ 半導体基板 ２、７、１１ 第一導電型拡散層（Ｎ） ３、９、１２ 第二導電型拡散層（Ｐ） ４ フィールド酸化膜 ５ ゲート酸化膜 ６ 多結晶シリコン膜 ８ フォトレジスト １０ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9054−4Ｍ 27/08 ３２１ Ｃ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にＭＯＳ型トランジスタを
    形成するプロセスにおいて、素子分離絶縁膜を形成する
    工程と、ゲート酸化膜を形成する工程と、電極膜を形成
    する工程と、第一導電型拡散層をある角度傾け、ウェハ
    回転イオン注入にて形成する工程と、第二導電型拡散層
    をイオン注入にて形成する工程と、ＣＶＤ法にて絶縁膜
    を形成し、異方的にエッチング除去する工程と、順次第
    一、第二導電型拡散層を形成する工程とを含む半導体装
    置の製造方法。
JP4211538A 1992-08-07 1992-08-07 半導体装置の製造方法 Pending JPH0661438A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0720215A1 (en) * 1994-12-28 1996-07-03 Nec Corporation Fabrication process for MOSFET
US6313509B1 (en) 1997-04-04 2001-11-06 Nippon Steel Corporation Semiconductor device and a MOS transistor for circuit protection
JP2002043436A (ja) * 2000-07-28 2002-02-08 Denso Corp 半導体装置の製造方法
KR100336768B1 (ko) * 1999-11-03 2002-05-16 박종섭 반도체 장치 제조방법

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