JPH0661479A - プレーナ構造のｍｏｓ制御サイリスタ - Google Patents
プレーナ構造のｍｏｓ制御サイリスタInfo
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- JPH0661479A JPH0661479A JP11413992A JP11413992A JPH0661479A JP H0661479 A JPH0661479 A JP H0661479A JP 11413992 A JP11413992 A JP 11413992A JP 11413992 A JP11413992 A JP 11413992A JP H0661479 A JPH0661479 A JP H0661479A
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Abstract
(57)【要約】
【目的】 本発明の目的は、ターン・オン特性が改善さ
れたプレーナ構造のＭＯＳ制御サイリスタを提供するこ
とになる。 【構成】 ターン・オフ用ｐチャネルＭＯＳＦＥＴとタ
ーン・オン用のｎチャネルＭＯＳＦＥＴが集積化構成さ
れ、かつカソード領域と第２ベース（高抵抗層）間にチ
ャネル構造を有し、チャネル内を流れる電流をベースも
しくはゲート電位によってＪＦＥＴ効果もしくは静電誘
導効果によって制御しうるプレーナ構造のＭＯＳ制御サ
イリスタとしての構成を有する。
れたプレーナ構造のＭＯＳ制御サイリスタを提供するこ
とになる。 【構成】 ターン・オフ用ｐチャネルＭＯＳＦＥＴとタ
ーン・オン用のｎチャネルＭＯＳＦＥＴが集積化構成さ
れ、かつカソード領域と第２ベース（高抵抗層）間にチ
ャネル構造を有し、チャネル内を流れる電流をベースも
しくはゲート電位によってＪＦＥＴ効果もしくは静電誘
導効果によって制御しうるプレーナ構造のＭＯＳ制御サ
イリスタとしての構成を有する。
Description
【０００１】
【産業上の利用分野】本発明は電力用半導体素子に関
し、特にプレーナ構造のＭＯＳ制御サイリスタにおい
て、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥ
Ｔを共通ゲートにて形成しかつ主サイリスタが静電誘導
効果にて動作しうるプレーナ構造のＭＯＳ制御サイリス
タに関する。
し、特にプレーナ構造のＭＯＳ制御サイリスタにおい
て、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥ
Ｔを共通ゲートにて形成しかつ主サイリスタが静電誘導
効果にて動作しうるプレーナ構造のＭＯＳ制御サイリス
タに関する。
【０００２】
【従来の技術】ＭＯＳ制御サイリスタの基本的構造は図
８に図示されている。図８の構造はG.E.社のTempleによ
り提案された構造である。図８において、１はアノード
電極、２はアノード領域、３はｎバッファ層、５は高抵
抗層、６はｐベース層、７は同一導電型層、８はカソー
ド領域、９はカソード電極、１０はＭＯＳゲート電極、
１１は反対導電型層である。１１の反対導電型層と６の
ｐベース層はｐチャネルＭＯＳＦＥＴの主電極領域とし
ても動作し、同一導電型層７の表面近傍にはｐＭＯＳの
チャネルが形成される。同様に同一導電型層７と高抵抗
層５はｎチャネルＭＯＳＦＥＴの主電極領域としても動
作し、ｐベース層６の表面近傍にはｎＭＯＳのチャネル
が形成される。ＭＯＳゲート電極はｎＭＯＳＦＥＴ，ｐ
ＭＯＳＦＥＴ共通であり、正負方向のパルス電圧を印加
することによってｎ+ （８）ｐ（６）ｎ- （５）ｎ
+ （３）ｐ+ （２）からなる主サイリスタはオンオフ制
御される構造となっている。図８の構造ではｐベース層
６中に蓄積されたキャリアとしての正孔はＧＴＯのよう
に外部ゲートに引き出されるのではなくカソード電極９
に短絡されている反対導電型層１１に対してｐチャネル
ＭＯＳＦＥＴを介して短絡される。云わばカソード短絡
構造がｐチャネルＭＯＳＦＥＴによってｐベース層６と
カソード領域８との間に実現されている。一方、ｎチャ
ネルＭＯＳＦＥＴの役割はカソード領域８と同一導電型
層７から電子を第２ベース層として働くｎ-高抵抗層５
にｎＭＯＳＦＥＴのチャネルを介して注入することによ
って、主サイリスタをターン・オンさせることにある。
８に図示されている。図８の構造はG.E.社のTempleによ
り提案された構造である。図８において、１はアノード
電極、２はアノード領域、３はｎバッファ層、５は高抵
抗層、６はｐベース層、７は同一導電型層、８はカソー
ド領域、９はカソード電極、１０はＭＯＳゲート電極、
１１は反対導電型層である。１１の反対導電型層と６の
ｐベース層はｐチャネルＭＯＳＦＥＴの主電極領域とし
ても動作し、同一導電型層７の表面近傍にはｐＭＯＳの
チャネルが形成される。同様に同一導電型層７と高抵抗
層５はｎチャネルＭＯＳＦＥＴの主電極領域としても動
作し、ｐベース層６の表面近傍にはｎＭＯＳのチャネル
が形成される。ＭＯＳゲート電極はｎＭＯＳＦＥＴ，ｐ
ＭＯＳＦＥＴ共通であり、正負方向のパルス電圧を印加
することによってｎ+ （８）ｐ（６）ｎ- （５）ｎ
+ （３）ｐ+ （２）からなる主サイリスタはオンオフ制
御される構造となっている。図８の構造ではｐベース層
６中に蓄積されたキャリアとしての正孔はＧＴＯのよう
に外部ゲートに引き出されるのではなくカソード電極９
に短絡されている反対導電型層１１に対してｐチャネル
ＭＯＳＦＥＴを介して短絡される。云わばカソード短絡
構造がｐチャネルＭＯＳＦＥＴによってｐベース層６と
カソード領域８との間に実現されている。一方、ｎチャ
ネルＭＯＳＦＥＴの役割はカソード領域８と同一導電型
層７から電子を第２ベース層として働くｎ-高抵抗層５
にｎＭＯＳＦＥＴのチャネルを介して注入することによ
って、主サイリスタをターン・オンさせることにある。
【０００３】図９は従来の別のＭＯＳ制御サイリスタの
模式的断面構造図である。図９の構造は例えば、Asea B
rown Boveri 社の研究グループにより発表された構造で
ある。即ち、例えば、エフ・バウアー氏らによる " Cur
rent-Handling and Switching Performance of MOS-Con
trolled Thyristor (MCT) Structures "と題する論文,
IEEE EDL Vol.12, No.6, June 1991に開示されている。
図８と同一の構成要素については同一の参照番号を付し
てある。図８の構造に比べて図９の構造的特徴は各チャ
ネル毎にはｎＭＯＳＦＥＴが設けられていない点と、ｎ
バッファ層３が設けられていない点である。図９の構造
は、云わば広いｐベース層６の中にカソード短絡のため
のｐＭＯＳＦＥＴをカソード８の周辺に配置した構造が
作り込まれている点である。構造的に図８に比べてマル
チチャネル化が容易であるが、ターン・オンのためのｎ
ＭＯＳＦＥＴを別途作り込む必要がある。例えば、図１
０に図示する構成が提案されている。図１０に示す構造
は、シー・ロンシスベール氏らによる " HIGH POWER MO
S-CONTROLLED-THYRISTOR USING THE PARALLEL CONTACTI
NG TECHNOLOGY FOR DEVICES ON THE SAME WAFER " と題
する論文, EPE FIRENZE, 1991, pp.267-269 に開示され
ている構造を模式的に示したものである。図８，図９と
同一の構成要素については同一の参照番号を付してあ
る。
模式的断面構造図である。図９の構造は例えば、Asea B
rown Boveri 社の研究グループにより発表された構造で
ある。即ち、例えば、エフ・バウアー氏らによる " Cur
rent-Handling and Switching Performance of MOS-Con
trolled Thyristor (MCT) Structures "と題する論文,
IEEE EDL Vol.12, No.6, June 1991に開示されている。
図８と同一の構成要素については同一の参照番号を付し
てある。図８の構造に比べて図９の構造的特徴は各チャ
ネル毎にはｎＭＯＳＦＥＴが設けられていない点と、ｎ
バッファ層３が設けられていない点である。図９の構造
は、云わば広いｐベース層６の中にカソード短絡のため
のｐＭＯＳＦＥＴをカソード８の周辺に配置した構造が
作り込まれている点である。構造的に図８に比べてマル
チチャネル化が容易であるが、ターン・オンのためのｎ
ＭＯＳＦＥＴを別途作り込む必要がある。例えば、図１
０に図示する構成が提案されている。図１０に示す構造
は、シー・ロンシスベール氏らによる " HIGH POWER MO
S-CONTROLLED-THYRISTOR USING THE PARALLEL CONTACTI
NG TECHNOLOGY FOR DEVICES ON THE SAME WAFER " と題
する論文, EPE FIRENZE, 1991, pp.267-269 に開示され
ている構造を模式的に示したものである。図８，図９と
同一の構成要素については同一の参照番号を付してあ
る。
【０００４】図１０の構造的特徴はｐベース層６の周辺
部分においてｎ+ 領域１６を設け、ｐベース層６の端部
における表面領域においてｎチャネルＭＯＳＦＥＴを形
成している点である。
部分においてｎ+ 領域１６を設け、ｐベース層６の端部
における表面領域においてｎチャネルＭＯＳＦＥＴを形
成している点である。
【０００５】図８乃至図１０に示した先行技術としての
ＭＯＳ制御サイリスタにおいては主サイリスタは従来の
四層構造のサイリスタもしくはＳＣＲとしての構造を有
している。一方、この主サイリスタ部分を静電誘導サイ
リスタとして構成し、制御系を絶縁制御とする場合の動
作駆動方法は西沢，玉蟲，後沢により特開平１−２７８
１１９号公報（出願日昭和６３年４月３０日）に開示さ
れ、周辺部を集積化した場合には絶縁制御（MOS-Contro
lled) 静電誘導サイリスタと称する旨記載されている。
絶縁制御ＳＩサイリスタはゲートの電流増幅率が高いた
め、小さなゲート信号で動作可能である。ゲートキャパ
シタのみ集積化されたＭＯＳ制御ＳＩサイリスタは６０
０Ｖ−３Ａ級まで試作され、ゲートキャパシタＣG のみ
で動作できることが、西沢による論文，" SI Thyristor
s Hold Promise for Improved DCPower Transmission,
" PCI & Motor 'Con 88, Munich, West Germany 1988,
June 6-8, 或いは西沢, 玉蟲による論文, " Recent D
evelopment and Future Potential of the Power Stati
c Induction (SI) Devices, " Proceedings of theThir
d International Conference on Power Electronics an
d Variable-SpeedDrives, Vol.291, pp.21-24, July 19
88において開示されている。
ＭＯＳ制御サイリスタにおいては主サイリスタは従来の
四層構造のサイリスタもしくはＳＣＲとしての構造を有
している。一方、この主サイリスタ部分を静電誘導サイ
リスタとして構成し、制御系を絶縁制御とする場合の動
作駆動方法は西沢，玉蟲，後沢により特開平１−２７８
１１９号公報（出願日昭和６３年４月３０日）に開示さ
れ、周辺部を集積化した場合には絶縁制御（MOS-Contro
lled) 静電誘導サイリスタと称する旨記載されている。
絶縁制御ＳＩサイリスタはゲートの電流増幅率が高いた
め、小さなゲート信号で動作可能である。ゲートキャパ
シタのみ集積化されたＭＯＳ制御ＳＩサイリスタは６０
０Ｖ−３Ａ級まで試作され、ゲートキャパシタＣG のみ
で動作できることが、西沢による論文，" SI Thyristor
s Hold Promise for Improved DCPower Transmission,
" PCI & Motor 'Con 88, Munich, West Germany 1988,
June 6-8, 或いは西沢, 玉蟲による論文, " Recent D
evelopment and Future Potential of the Power Stati
c Induction (SI) Devices, " Proceedings of theThir
d International Conference on Power Electronics an
d Variable-SpeedDrives, Vol.291, pp.21-24, July 19
88において開示されている。
【０００６】更に、ゲートキャパシタＣG 及び／或いは
ターン・オフ用ｐチャネルＭＯＳトランジスタのみを集
積化するＭＯＳ制御ＳＩサイリスタの構成の一例は西
沢，鈴木により特開平３−２９２７７０号公報或いは特
開平３−２９２７６９号公報に開示されている。
ターン・オフ用ｐチャネルＭＯＳトランジスタのみを集
積化するＭＯＳ制御ＳＩサイリスタの構成の一例は西
沢，鈴木により特開平３−２９２７７０号公報或いは特
開平３−２９２７６９号公報に開示されている。
【０００７】しかしながら、静電誘導サイリスタが大電
流容量となった場合には、ゲートキャパシタを介する過
渡的な微分波形のゲート信号では充分駆動することが難
しい。大容量のＳＩサイリスタ全体を均一にターン・オ
ン駆動させるためにはゲートキャパシタＣG をウエハ全
体にわたりゲート上にゲート酸化膜を形成して作成する
必要がある。ＭＯＳゲートキャパシタの大きさは、実質
的にゲート酸化膜の膜厚によって決定されるが、あまり
薄く形成することが難しい。ゲートキャパシタの容量が
大きい方が、ゲート駆動信号はゲート・カソード間に加
わり有利となるが、ゲート・カソード間容量ＣGKに比べ
てゲートキャパシタＣG を大きく形成することが難し
い。小容量の場合においては、６００Ｖ−３Ａ級までは
ゲートキャパシタのみで動作することは既に確認された
ことは上述の通りである。
流容量となった場合には、ゲートキャパシタを介する過
渡的な微分波形のゲート信号では充分駆動することが難
しい。大容量のＳＩサイリスタ全体を均一にターン・オ
ン駆動させるためにはゲートキャパシタＣG をウエハ全
体にわたりゲート上にゲート酸化膜を形成して作成する
必要がある。ＭＯＳゲートキャパシタの大きさは、実質
的にゲート酸化膜の膜厚によって決定されるが、あまり
薄く形成することが難しい。ゲートキャパシタの容量が
大きい方が、ゲート駆動信号はゲート・カソード間に加
わり有利となるが、ゲート・カソード間容量ＣGKに比べ
てゲートキャパシタＣG を大きく形成することが難し
い。小容量の場合においては、６００Ｖ−３Ａ級までは
ゲートキャパシタのみで動作することは既に確認された
ことは上述の通りである。
【０００８】従って、大容量のサイリスタを安定にター
ン・オンさせかつ安定にターン・オフするためのＭＯＳ
制御サイリスタの構成が望ましい。しかもプレーナ形成
によって製造容易であることが望ましい。更に、従来の
ＭＯＳ制御サイリスタに比べて、ターン・オン時のｄｉ
／ｄｔに優れ、ターン・オン時間ｔgtが短縮される構造
が望ましい。
ン・オンさせかつ安定にターン・オフするためのＭＯＳ
制御サイリスタの構成が望ましい。しかもプレーナ形成
によって製造容易であることが望ましい。更に、従来の
ＭＯＳ制御サイリスタに比べて、ターン・オン時のｄｉ
／ｄｔに優れ、ターン・オン時間ｔgtが短縮される構造
が望ましい。
【０００９】
【発明が解決しようとする課題】本発明の目的は、プレ
ーナ構造のＭＯＳ制御サイリスタにおいて、ターン・オ
フ用ｐチャネルＭＯＳＦＥＴとターン・オン用のｎチャ
ネルＭＯＳＦＥＴが集積化構成され、かつカソード領域
と第２ベース（高抵抗層）間にチャネル構造を有し、チ
ャネル内を流れる電流をベースもしくはゲート電位によ
ってＪＦＥＴ効果もしくは静電誘導効果によって制御し
うるプレーナ構造のＭＯＳ制御サイリスタを提供するこ
とにある。
ーナ構造のＭＯＳ制御サイリスタにおいて、ターン・オ
フ用ｐチャネルＭＯＳＦＥＴとターン・オン用のｎチャ
ネルＭＯＳＦＥＴが集積化構成され、かつカソード領域
と第２ベース（高抵抗層）間にチャネル構造を有し、チ
ャネル内を流れる電流をベースもしくはゲート電位によ
ってＪＦＥＴ効果もしくは静電誘導効果によって制御し
うるプレーナ構造のＭＯＳ制御サイリスタを提供するこ
とにある。
【００１０】
【課題を解決するための手段】カソード領域から第２ベ
ース（高抵抗層）への電子の注入を制御するためのｎチ
ャネルＭＯＳＦＥＴが集積化されている点及びカソード
と第２ベース（高抵抗層）間にｐベース（ゲート）によ
って制御されるチャネル構造を具備する点が特徴であ
る。
ース（高抵抗層）への電子の注入を制御するためのｎチ
ャネルＭＯＳＦＥＴが集積化されている点及びカソード
と第２ベース（高抵抗層）間にｐベース（ゲート）によ
って制御されるチャネル構造を具備する点が特徴であ
る。
【００１１】このような構成を採用することによって、
ｎ- チャネルＭＯＳＦＥＴによって安定にサイリスタを
ターン・オンさせることができ、しかも、チャネル構造
を有することから、ターン・オン時のｄｉ／ｄｔを高く
設定でき、ターン・オン時間ｔgtも高速化できる。
ｎ- チャネルＭＯＳＦＥＴによって安定にサイリスタを
ターン・オンさせることができ、しかも、チャネル構造
を有することから、ターン・オン時のｄｉ／ｄｔを高く
設定でき、ターン・オン時間ｔgtも高速化できる。
【００１２】従って、本発明の構成は以下に示す通りで
ある。即ち、本発明は半導体基板の第１の主表面にカソ
ード領域、第２の主表面にアノード領域を具え、前記カ
ソード領域が形成された第１の主表面近傍に前記カソー
ド領域に隣接してゲート領域、ｐチャネルＭＯＳＦＥ
Ｔ、ｎチャネルＭＯＳＦＥＴが形成されたプレーナ構造
のＭＯＳ制御サイリスタにおいて、前記カソード領域に
接触して形成された前記カソード領域と反対導電型の領
域と前記ゲート領域の間には前記カソード領域と同一導
電型の層が介在され、前記反対導電型の領域と前記ゲー
ト領域はそれぞれ前記同一導電型の層をチャネルとする
ｐチャネルＭＯＳＦＥＴの主電極を形成し、前記同一導
電型の層と高抵抗層との間には両者を主電極とし前記ゲ
ート領域をチャネルとするｎチャネルのＭＯＳＦＥＴが
表面近傍において形成され、前記カソード領域から前記
高抵抗層に向かう基板に垂直方向の前記カソード領域近
傍には前記カソード領域から注入される電子の導通状態
を制御するチャネル領域が形成され、前記チャネル領域
は前記ゲート領域によって挟まれ実質的に空乏化され、
前記ゲート領域の電位によって前記チャネル内の電位が
静電誘導効果によって変化され、前記ｐチャネルＭＯＳ
ＦＥＴとｎチャネルＭＯＳＦＥＴのゲート電極は共通に
形成され前記第１の主表面上において絶縁層を介して前
記反対導電型領域の１部から前記同一導電型領域及び前
記ゲート領域上を横断して前記高抵抗層領域の上部まで
延在して形成され、カソード電極は前記カソード領域と
前記反対導電型領域を短絡して形成されることを特徴と
する、プレーナ構造のＭＯＳ制御サイリスタとしての構
成を有する。
ある。即ち、本発明は半導体基板の第１の主表面にカソ
ード領域、第２の主表面にアノード領域を具え、前記カ
ソード領域が形成された第１の主表面近傍に前記カソー
ド領域に隣接してゲート領域、ｐチャネルＭＯＳＦＥ
Ｔ、ｎチャネルＭＯＳＦＥＴが形成されたプレーナ構造
のＭＯＳ制御サイリスタにおいて、前記カソード領域に
接触して形成された前記カソード領域と反対導電型の領
域と前記ゲート領域の間には前記カソード領域と同一導
電型の層が介在され、前記反対導電型の領域と前記ゲー
ト領域はそれぞれ前記同一導電型の層をチャネルとする
ｐチャネルＭＯＳＦＥＴの主電極を形成し、前記同一導
電型の層と高抵抗層との間には両者を主電極とし前記ゲ
ート領域をチャネルとするｎチャネルのＭＯＳＦＥＴが
表面近傍において形成され、前記カソード領域から前記
高抵抗層に向かう基板に垂直方向の前記カソード領域近
傍には前記カソード領域から注入される電子の導通状態
を制御するチャネル領域が形成され、前記チャネル領域
は前記ゲート領域によって挟まれ実質的に空乏化され、
前記ゲート領域の電位によって前記チャネル内の電位が
静電誘導効果によって変化され、前記ｐチャネルＭＯＳ
ＦＥＴとｎチャネルＭＯＳＦＥＴのゲート電極は共通に
形成され前記第１の主表面上において絶縁層を介して前
記反対導電型領域の１部から前記同一導電型領域及び前
記ゲート領域上を横断して前記高抵抗層領域の上部まで
延在して形成され、カソード電極は前記カソード領域と
前記反対導電型領域を短絡して形成されることを特徴と
する、プレーナ構造のＭＯＳ制御サイリスタとしての構
成を有する。
【００１３】
【作用】図１の本発明によるプレーナ構造のＭＯＳ制御
サイリスタは、主サイリスタ部分は、静電誘導サイリス
タもしくは、ベース層が薄く形成された領域は静電誘導
効果によって動作され、比較的厚く形成された領域はＧ
ＴＯもしくはＳＣＲ等と同様の動作をする。表面近傍に
形成されたｎチャネルＭＯＳＦＥＴはカソードからの電
子の注入量を制御する。第２ベース（高抵抗層）への電
子注入が生ずると、アノード領域から高抵抗層への正孔
注入が促され、ｐベース領域が正に帯電され、カソード
領域からチャネル領域１２へ向けて電子の注入が開始さ
れる。チャネル領域１２を介して第２ベース（高抵抗
層）５への電子の注入が始まれば、ｎチャネルＭＯＳＦ
ＥＴはもはやオン状態が保持されていなくてもよい。何
故ならば、カソードからチャネル１２を介して注入され
る電子数が圧倒的に多くなるからである。但し、ｎチャ
ネルＭＯＳＦＥＴがオン状態のままであっても何ら差支
えはない。主サイリスタがラッチアップ状態にある時、
カソードからの電子電流はチャネル領域（１２）及びｐ
ベース層６を介してアノード領域２からアノード電極１
へ流れ、一方、アノード領域からの正孔電流はｐベース
層６及びチャネル領域（１２）を介してカソード領域８
からカソード電極９へ流れる。
サイリスタは、主サイリスタ部分は、静電誘導サイリス
タもしくは、ベース層が薄く形成された領域は静電誘導
効果によって動作され、比較的厚く形成された領域はＧ
ＴＯもしくはＳＣＲ等と同様の動作をする。表面近傍に
形成されたｎチャネルＭＯＳＦＥＴはカソードからの電
子の注入量を制御する。第２ベース（高抵抗層）への電
子注入が生ずると、アノード領域から高抵抗層への正孔
注入が促され、ｐベース領域が正に帯電され、カソード
領域からチャネル領域１２へ向けて電子の注入が開始さ
れる。チャネル領域１２を介して第２ベース（高抵抗
層）５への電子の注入が始まれば、ｎチャネルＭＯＳＦ
ＥＴはもはやオン状態が保持されていなくてもよい。何
故ならば、カソードからチャネル１２を介して注入され
る電子数が圧倒的に多くなるからである。但し、ｎチャ
ネルＭＯＳＦＥＴがオン状態のままであっても何ら差支
えはない。主サイリスタがラッチアップ状態にある時、
カソードからの電子電流はチャネル領域（１２）及びｐ
ベース層６を介してアノード領域２からアノード電極１
へ流れ、一方、アノード領域からの正孔電流はｐベース
層６及びチャネル領域（１２）を介してカソード領域８
からカソード電極９へ流れる。
【００１４】ターン・オフ時には、ｐチャネルＭＯＳＦ
ＥＴがオン状態とされ、一方、ｎチャネルＭＯＳＦＥＴ
はオフ状態とされる。ｐベース層６内に蓄積されていた
正孔はｐチャネルＭＯＳＦＥＴのチャネル領域を介して
反対導電型層（１１）へ流入し、カソード電極９に短絡
される。これによって、カソード・ｐベースもしくはチ
ャネル（１２）間のｎ+ ｐ接合もしくはｎ+ ｐ- 接合の
拡散電位が上昇し、カソード領域８からの電子注入が停
止される。即ち、ｐベース層６の電位が高くなることに
よって、チャネル領域１２内の電位が上昇してカソード
領域８からの電子注入が阻止される。これによって、主
サイリスタは阻止状態となる。主サイリスタを阻止状態
に保持するためにはｐチャネルＭＯＳＦＥＴをオン状態
に保持するとともに、チャネル領域１２はノーマリ・オ
フのチャネルとして形成されていなければならない。か
つ、また、ｎチャネルＭＯＳＦＥＴをオフ状態に保持す
る必要がある。主サイリスタを導通状態に保持するため
には、ｐチャネルＭＯＳＦＥＴをオフ状態に保持すると
ともに、チャネル領域１２を導通チャネルとする必要が
ある。この場合、ｎチャネルＭＯＳＦＥＴはターン・オ
ンのトリガ時に導通さえすればよいと考えてもよいが、
ウエハ全体に広く電子電流を流す方が、オン抵抗が下が
ることから、オン状態が保持される方が望ましい。
ＥＴがオン状態とされ、一方、ｎチャネルＭＯＳＦＥＴ
はオフ状態とされる。ｐベース層６内に蓄積されていた
正孔はｐチャネルＭＯＳＦＥＴのチャネル領域を介して
反対導電型層（１１）へ流入し、カソード電極９に短絡
される。これによって、カソード・ｐベースもしくはチ
ャネル（１２）間のｎ+ ｐ接合もしくはｎ+ ｐ- 接合の
拡散電位が上昇し、カソード領域８からの電子注入が停
止される。即ち、ｐベース層６の電位が高くなることに
よって、チャネル領域１２内の電位が上昇してカソード
領域８からの電子注入が阻止される。これによって、主
サイリスタは阻止状態となる。主サイリスタを阻止状態
に保持するためにはｐチャネルＭＯＳＦＥＴをオン状態
に保持するとともに、チャネル領域１２はノーマリ・オ
フのチャネルとして形成されていなければならない。か
つ、また、ｎチャネルＭＯＳＦＥＴをオフ状態に保持す
る必要がある。主サイリスタを導通状態に保持するため
には、ｐチャネルＭＯＳＦＥＴをオフ状態に保持すると
ともに、チャネル領域１２を導通チャネルとする必要が
ある。この場合、ｎチャネルＭＯＳＦＥＴはターン・オ
ンのトリガ時に導通さえすればよいと考えてもよいが、
ウエハ全体に広く電子電流を流す方が、オン抵抗が下が
ることから、オン状態が保持される方が望ましい。
【００１５】
【実施例１】図１は本発明の第１の実施例としてのプレ
ーナ構造のＭＯＳ制御サイリスタの模式的断面構造図で
ある。図１において、１はアノード電極、２はアノード
領域、３はバッファ層、５は高抵抗層、６はゲート（ベ
ース）領域、７は同一導電型層、８はカソード領域、９
はカソード電極、１０はＭＯＳゲート電極、１１は反対
導電型層、１２はチャネル領域である。１４，１５は絶
縁層である。特に１４はｎチャネル及びｐチャネルＭＯ
ＳＦＥＴ用のゲート絶縁膜となる。ｐ+ 反対導電型層１
１はｎ+ カソード領域８とカソード電極９によって電気
的に短絡されている。ｎ反対導電型層７のＭＯＳ界面近
傍にｐチャネルが形成され、ｐベース（ゲート）領域６
のＭＯＳ界面近傍にｎチャネルが形成される。ｐ+ 反対
導電型層１１とｐベース（ゲート）領域６はｐＭＯＳＦ
ＥＴの主電極領域を形成し、ｎ同一導電型層７とｎ- 高
抵抗層５はｎＭＯＳＦＥＴの主電極領域を形成してい
る。チャネル領域１２は実質的に空乏化されていればよ
く、ｎ- 層もしくはｐ- 層として形成する。チャネル領
域１２を流れる電子は両側のｐベース層６によって制御
された狭いチャネル幅を実質的に導通するＪＦＥＴ効果
によって流れていても、或いは、電位障壁制御による静
電誘導効果によって制御されていてもよい。
ーナ構造のＭＯＳ制御サイリスタの模式的断面構造図で
ある。図１において、１はアノード電極、２はアノード
領域、３はバッファ層、５は高抵抗層、６はゲート（ベ
ース）領域、７は同一導電型層、８はカソード領域、９
はカソード電極、１０はＭＯＳゲート電極、１１は反対
導電型層、１２はチャネル領域である。１４，１５は絶
縁層である。特に１４はｎチャネル及びｐチャネルＭＯ
ＳＦＥＴ用のゲート絶縁膜となる。ｐ+ 反対導電型層１
１はｎ+ カソード領域８とカソード電極９によって電気
的に短絡されている。ｎ反対導電型層７のＭＯＳ界面近
傍にｐチャネルが形成され、ｐベース（ゲート）領域６
のＭＯＳ界面近傍にｎチャネルが形成される。ｐ+ 反対
導電型層１１とｐベース（ゲート）領域６はｐＭＯＳＦ
ＥＴの主電極領域を形成し、ｎ同一導電型層７とｎ- 高
抵抗層５はｎＭＯＳＦＥＴの主電極領域を形成してい
る。チャネル領域１２は実質的に空乏化されていればよ
く、ｎ- 層もしくはｐ- 層として形成する。チャネル領
域１２を流れる電子は両側のｐベース層６によって制御
された狭いチャネル幅を実質的に導通するＪＦＥＴ効果
によって流れていても、或いは、電位障壁制御による静
電誘導効果によって制御されていてもよい。
【００１６】図１に示した構成は、通常のＣＭＯＳ，Ｄ
ＭＯＳ，ｎＭＯＳ等の技術を用いて形成することができ
る。ＭＯＳＦＥＴのチャネル長は例えば２μｍ程度以下
に形成する。ｎ+ カソード領域の深さは例えば５μｍ程
度以下とし、ｐ+ 反対導電型層１１の厚さは２μｍ以
下、ｎ同一導電型層７の深さは３μｍ以下とする。ｐベ
ース（ゲート）領域の深さは例えば１０μｍ以下とす
る。チャネル領域１２はｐベース層６との拡散電位によ
って充分空乏化される程度の幅と不純物密度に設定す
る。ｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴ
のＭＯＳ界面近傍においては所定のしきい値電圧を達成
するためにｎ同一導電型層７の表面、ｐベース（ゲー
ト）領域６の表面部分にチャネルドープを行なう。絶縁
膜１４の厚さは例えば１０００Å以下が望ましい。
ＭＯＳ，ｎＭＯＳ等の技術を用いて形成することができ
る。ＭＯＳＦＥＴのチャネル長は例えば２μｍ程度以下
に形成する。ｎ+ カソード領域の深さは例えば５μｍ程
度以下とし、ｐ+ 反対導電型層１１の厚さは２μｍ以
下、ｎ同一導電型層７の深さは３μｍ以下とする。ｐベ
ース（ゲート）領域の深さは例えば１０μｍ以下とす
る。チャネル領域１２はｐベース層６との拡散電位によ
って充分空乏化される程度の幅と不純物密度に設定す
る。ｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴ
のＭＯＳ界面近傍においては所定のしきい値電圧を達成
するためにｎ同一導電型層７の表面、ｐベース（ゲー
ト）領域６の表面部分にチャネルドープを行なう。絶縁
膜１４の厚さは例えば１０００Å以下が望ましい。
【００１７】本発明の実施例１の寸法は上記一例に限ら
れるものではなく、カソード領域８，ｐベース層６等の
厚さも薄い方が望ましいことは微細化，短チャネル化を
実現する上で明らかである。
れるものではなく、カソード領域８，ｐベース層６等の
厚さも薄い方が望ましいことは微細化，短チャネル化を
実現する上で明らかである。
【００１８】
【実施例２】図２は本発明の第２の実施例としてのプレ
ーナ構造のＭＯＳ制御サイリスタの模式的断面構造図で
ある。図２の構造上、同一の構成要素については、第１
の実施例と同一の参照番号を付して説明は省略する。実
施例２の構造的特徴は、ｎ+カソード領域８とｐベース
層（ゲート領域）との接合領域を大きくした点にある。
これは、主サイリスタがオン状態にある時の正孔電流が
流れる領域を広く設定する意味である。主サイリスタが
オン状態にある時、電子電流は主としてチャネル領域１
２及びｐベース層６を流れ、ｎＭＯＳＦＥＴがオン状態
にあればｎＭＯＳＦＥＴのチャネル部分も流れている。
一方、正孔電流はｐベース層を介して主としてｎ+ （カ
ソード）・ｐ（ベース）層接合を通してｎ+ カソード領
域に流れるのみである。これはｐチャネルＭＯＳＦＥＴ
がオフ状態にあるからである。従って、図１の構造上、
電子はウエハ全体にわたって広く流れうるが正孔電流も
広く流れるように工夫した構造が実施例２の図２の構造
である。図２においてはｎ+ カソード領域８の幅を広
げ、ｐベース層６との接合面積を広く設定している。
ーナ構造のＭＯＳ制御サイリスタの模式的断面構造図で
ある。図２の構造上、同一の構成要素については、第１
の実施例と同一の参照番号を付して説明は省略する。実
施例２の構造的特徴は、ｎ+カソード領域８とｐベース
層（ゲート領域）との接合領域を大きくした点にある。
これは、主サイリスタがオン状態にある時の正孔電流が
流れる領域を広く設定する意味である。主サイリスタが
オン状態にある時、電子電流は主としてチャネル領域１
２及びｐベース層６を流れ、ｎＭＯＳＦＥＴがオン状態
にあればｎＭＯＳＦＥＴのチャネル部分も流れている。
一方、正孔電流はｐベース層を介して主としてｎ+ （カ
ソード）・ｐ（ベース）層接合を通してｎ+ カソード領
域に流れるのみである。これはｐチャネルＭＯＳＦＥＴ
がオフ状態にあるからである。従って、図１の構造上、
電子はウエハ全体にわたって広く流れうるが正孔電流も
広く流れるように工夫した構造が実施例２の図２の構造
である。図２においてはｎ+ カソード領域８の幅を広
げ、ｐベース層６との接合面積を広く設定している。
【００１９】更に図２の構造上、バッファ層として静電
誘導バッファ層（ｎ+ ｎ- ｎ+ ……）を設けている。静
電誘導バッファ層については村岡，玉蟲による特願平４
−号に開示されている通りである。領域４はバッファ短
絡層であり、約２Ｌn （Ｌn は電子の拡散長）以下のピ
ッチにてアノード領域２と短絡している。
誘導バッファ層（ｎ+ ｎ- ｎ+ ……）を設けている。静
電誘導バッファ層については村岡，玉蟲による特願平４
−号に開示されている通りである。領域４はバッファ短
絡層であり、約２Ｌn （Ｌn は電子の拡散長）以下のピ
ッチにてアノード領域２と短絡している。
【００２０】尚、アノード側の構造については上記のバ
ッファ層を介する構造に限定されるわけではなく、ＰＮ
構造，アノードショート構造，ＳＩアノードショート構
造，ダブルゲート構造，ＭＯＳ制御構造，ショットキー
短絡構造等であってもよく、或いはライフタイム制御と
組み合わせてもよいことはもちろんである。
ッファ層を介する構造に限定されるわけではなく、ＰＮ
構造，アノードショート構造，ＳＩアノードショート構
造，ダブルゲート構造，ＭＯＳ制御構造，ショットキー
短絡構造等であってもよく、或いはライフタイム制御と
組み合わせてもよいことはもちろんである。
【００２１】図３は本発明の第１の実施例のプレーナ構
造のＭＯＳ制御サイリスタを２個並列に並べた構造例を
示す。本発明のプレーナ構造のＭＯＳ制御サイリスタに
おいてはｎ+ カソード領域８，ｐ+ 反対導電型層１１，
ｎ同一導電型層７よりなる構成がｐベース層６中に多数
形成され、かつｎ+ カソード領域８のアノード方向にチ
ャネル１２が形成された構成となっていればよく、主サ
イリスタ部分とターン・オフ用ｐチャネルＭＯＳＦＥＴ
が集積化も容易である。しかし、主サイリスタ全体を安
定にターン・オンさせるためのｎチャネルＭＯＳＦＥＴ
を集積化構成する必要があることは前述の通りである。
ｎチャネルＭＯＳＦＥＴを単に同一導電型層７とｐベー
ス層６及びｎ- 高抵抗層６の間に形成することも充分可
能である。しかし、多数のＭＯＳ制御サイリスタを構成
する場合、所定のピッチにてｎチャネルＭＯＳＦＥＴを
配置することが望まれる。図３は、そのようなｎＭＯＳ
ＦＥＴの配置を考慮したマルチチャネル構造の一例であ
る。両側のｐベース層６から広がる空乏層が到達する位
置にｎ+ ドレイン短絡層１３を設けている。ｎ同一導電
型層７から注入される電子はｐベース層６の表面近傍の
チャネルを導通してｎ- 層６に到達する。このｎ- 層６
に注入された電子の吸収用ドレインとして働くのがｎ+
ドレイン短絡層１３である。ｎ+ ドレイン短絡層１３は
ｎバッファ層３もしくはアノード電極１と電位的に共通
になされている。図３に示したｎ+ ドレイン短絡層１３
はＭＯＳ制御サイリスタの単位セル毎に設けてもよい
が、集積化密度を考慮していくつかの単位セルを含むｐ
ベース層６毎に設けてもよい。要は安定的に多数のマル
チセルがターン・オンすればよく、そのための配置構成
は電流容量を考慮して決定すればよい。
造のＭＯＳ制御サイリスタを２個並列に並べた構造例を
示す。本発明のプレーナ構造のＭＯＳ制御サイリスタに
おいてはｎ+ カソード領域８，ｐ+ 反対導電型層１１，
ｎ同一導電型層７よりなる構成がｐベース層６中に多数
形成され、かつｎ+ カソード領域８のアノード方向にチ
ャネル１２が形成された構成となっていればよく、主サ
イリスタ部分とターン・オフ用ｐチャネルＭＯＳＦＥＴ
が集積化も容易である。しかし、主サイリスタ全体を安
定にターン・オンさせるためのｎチャネルＭＯＳＦＥＴ
を集積化構成する必要があることは前述の通りである。
ｎチャネルＭＯＳＦＥＴを単に同一導電型層７とｐベー
ス層６及びｎ- 高抵抗層６の間に形成することも充分可
能である。しかし、多数のＭＯＳ制御サイリスタを構成
する場合、所定のピッチにてｎチャネルＭＯＳＦＥＴを
配置することが望まれる。図３は、そのようなｎＭＯＳ
ＦＥＴの配置を考慮したマルチチャネル構造の一例であ
る。両側のｐベース層６から広がる空乏層が到達する位
置にｎ+ ドレイン短絡層１３を設けている。ｎ同一導電
型層７から注入される電子はｐベース層６の表面近傍の
チャネルを導通してｎ- 層６に到達する。このｎ- 層６
に注入された電子の吸収用ドレインとして働くのがｎ+
ドレイン短絡層１３である。ｎ+ ドレイン短絡層１３は
ｎバッファ層３もしくはアノード電極１と電位的に共通
になされている。図３に示したｎ+ ドレイン短絡層１３
はＭＯＳ制御サイリスタの単位セル毎に設けてもよい
が、集積化密度を考慮していくつかの単位セルを含むｐ
ベース層６毎に設けてもよい。要は安定的に多数のマル
チセルがターン・オンすればよく、そのための配置構成
は電流容量を考慮して決定すればよい。
【００２２】図４は図３の構成において、ｎ+ ドレイン
短絡層１３の上側ＭＯＳ絶縁層１４の厚さを厚く形成し
た構造例である。１０′がＭＯＳゲート電極である。高
耐圧のｎチャネルＭＯＳＦＥＴの動作を考慮した場合、
チャネル長ＬN はｐベース層６の表面近傍における幅Ｌ
N で決定され、ｐベース層６からｎ+ ドレイン短絡層１
３へ向かうｎ- 高抵抗層５は実質的に空乏化されてい
る。ｐチャネルＭＯＳＦＥＴの動作上、相互コンダクタ
ンスＧm はゲート・ドレイン間の容量に反比例する。即
ち、ゲート・チャネルもしくはゲート・ソース間の容量
に比べ、ゲート・ドレイン間の容量は小さい方が望まし
い。従って、図４の構造はゲート・ドレイン間の容量が
小さく形成された構造となっている。このｎチャネルＭ
ＯＳＦＥＴの性能を向上させるための工夫によって、主
サイリスタのターン・オンの速度の改善を図ることがで
きる。
短絡層１３の上側ＭＯＳ絶縁層１４の厚さを厚く形成し
た構造例である。１０′がＭＯＳゲート電極である。高
耐圧のｎチャネルＭＯＳＦＥＴの動作を考慮した場合、
チャネル長ＬN はｐベース層６の表面近傍における幅Ｌ
N で決定され、ｐベース層６からｎ+ ドレイン短絡層１
３へ向かうｎ- 高抵抗層５は実質的に空乏化されてい
る。ｐチャネルＭＯＳＦＥＴの動作上、相互コンダクタ
ンスＧm はゲート・ドレイン間の容量に反比例する。即
ち、ゲート・チャネルもしくはゲート・ソース間の容量
に比べ、ゲート・ドレイン間の容量は小さい方が望まし
い。従って、図４の構造はゲート・ドレイン間の容量が
小さく形成された構造となっている。このｎチャネルＭ
ＯＳＦＥＴの性能を向上させるための工夫によって、主
サイリスタのターン・オンの速度の改善を図ることがで
きる。
【００２３】
【実施例３】図５は本発明の第３の実施例としてのプレ
ーナ構造のＭＯＳ制御サイリスタの模式的断面構造図で
ある。実施例１（図１）、実施例２（図２）との構造的
な差は、ｎ+ カソード領域８がｐベース（ゲート）領域
６と直接接触するのではなく、ｎベース層７″が介在さ
れている点と、ｐベース層６の不純物密度を実施例１，
２に比べて高くして、明確にチャネル領域１２を定義す
るとともに、ｐベース層６の表面近傍のｎＭＯＳチャネ
ル領域６′は不純物密度をｐベース層６に対して相対的
に低く設定してｎＭＯＳＦＥＴのチャネル領域を明確に
定義している点である。ＭＯＳゲート電極１０に負の電
圧パルスが印加された状態ではｎＭＯＳチャネル領域
６′にはｐ+ 層６から正孔が流入し、かつｐＭＯＳＦＥ
Ｔのチャネル領域７′が反転してｐ反転層が形成される
ため、ｐ+ ベース層６に蓄積されていた正孔は有効に反
対導電型層１１に流入し、カソード領域８にカソード電
極によって短絡される。即ち、ｐチャネルＭＯＳＦＥＴ
によって、ゲート・カソード間が実質的に短絡されるこ
とになる。ＭＯＳゲート電極１０に正の電圧パルスが印
加された場合には、ｐＭＯＳＦＥＴはオフ状態となり、
一方、ｎＭＯＳチャネル領域６′にはｎ反転層が形成さ
れ、ｎ+ カソード領域８の電子は同一導電型層７を介し
てｎ- 高抵抗層５に注入され、アノード領域２から注入
された正孔はｐ+ ベース（ゲート）層６に蓄積されて、
空乏化されていたチャネル領域１２内の電子に対する障
壁高さを低下させ、もしくは、チャネル幅を開く動作を
行なう。これに伴なって、ｎ+ カソード領域８からはｎ
ベース層７″を介して電子がチャネル領域１２に注入さ
れるという動作が開始され、ついには、ラッチアップ状
態に移向する。実施例３の構造においては、ラッチアッ
プ状態では、電子は主としてチャネル領域１２とｎＭＯ
ＳＦＥＴチャネル領域６′を流れ、一方、正孔はチャネ
ル領域１２，ゲート領域６よりｎベース層７″、同一導
電型層７を介してｎ+ カソード領域８へと流れる。
ーナ構造のＭＯＳ制御サイリスタの模式的断面構造図で
ある。実施例１（図１）、実施例２（図２）との構造的
な差は、ｎ+ カソード領域８がｐベース（ゲート）領域
６と直接接触するのではなく、ｎベース層７″が介在さ
れている点と、ｐベース層６の不純物密度を実施例１，
２に比べて高くして、明確にチャネル領域１２を定義す
るとともに、ｐベース層６の表面近傍のｎＭＯＳチャネ
ル領域６′は不純物密度をｐベース層６に対して相対的
に低く設定してｎＭＯＳＦＥＴのチャネル領域を明確に
定義している点である。ＭＯＳゲート電極１０に負の電
圧パルスが印加された状態ではｎＭＯＳチャネル領域
６′にはｐ+ 層６から正孔が流入し、かつｐＭＯＳＦＥ
Ｔのチャネル領域７′が反転してｐ反転層が形成される
ため、ｐ+ ベース層６に蓄積されていた正孔は有効に反
対導電型層１１に流入し、カソード領域８にカソード電
極によって短絡される。即ち、ｐチャネルＭＯＳＦＥＴ
によって、ゲート・カソード間が実質的に短絡されるこ
とになる。ＭＯＳゲート電極１０に正の電圧パルスが印
加された場合には、ｐＭＯＳＦＥＴはオフ状態となり、
一方、ｎＭＯＳチャネル領域６′にはｎ反転層が形成さ
れ、ｎ+ カソード領域８の電子は同一導電型層７を介し
てｎ- 高抵抗層５に注入され、アノード領域２から注入
された正孔はｐ+ ベース（ゲート）層６に蓄積されて、
空乏化されていたチャネル領域１２内の電子に対する障
壁高さを低下させ、もしくは、チャネル幅を開く動作を
行なう。これに伴なって、ｎ+ カソード領域８からはｎ
ベース層７″を介して電子がチャネル領域１２に注入さ
れるという動作が開始され、ついには、ラッチアップ状
態に移向する。実施例３の構造においては、ラッチアッ
プ状態では、電子は主としてチャネル領域１２とｎＭＯ
ＳＦＥＴチャネル領域６′を流れ、一方、正孔はチャネ
ル領域１２，ゲート領域６よりｎベース層７″、同一導
電型層７を介してｎ+ カソード領域８へと流れる。
【００２４】実施例３の構造では、ｐベース層６の不純
物密度が高く形成された分だけ電子の導通領域が狭めら
れているが、チャネル領域１２中の電位障壁高さの静電
誘導効果による制御性が向上するため、ｎ+ カソード領
域８からの注入効率が高いという特徴がある。またｎベ
ース層７″を介在させたことにより、ｐベース層６とｎ
+ カソード領域８との間の耐圧低下を防止している。更
に、ｎベース層７″及びその近傍の同一導電型層７の不
純物密度を低く形成すれば、更に耐圧は向上し、かつｎ
+ カソード領域８からの電子の注入量も増加する構造と
なっている。実施例３においてチャネル領域１２の不純
物密度と寸法を設定することによって、ｐ+ ベース層６
との拡散電位のみで実質的空乏化され、ｎ+ カソード領
域８からの電子注入に対して充分な高さの電位障壁を形
成することができる。或いはまた、１２のチャネル長を
長く設定すれば、Ｊ−ＦＥＴ効果を持たせることもでき
る。図５の構造においてはｐベース層６は比較的大きな
領域として図示されているが、全体的に薄く形成し、か
つｐ+ 層６も小さく形成することによって、埋込みゲー
トＳＩサイリスタのプロセスとＣＭＯＳプロセスもしく
はＤＭＯＳ（ｎＭＯＳ）プロセスを組み合わせてより微
細な構造を形成することもできる。
物密度が高く形成された分だけ電子の導通領域が狭めら
れているが、チャネル領域１２中の電位障壁高さの静電
誘導効果による制御性が向上するため、ｎ+ カソード領
域８からの注入効率が高いという特徴がある。またｎベ
ース層７″を介在させたことにより、ｐベース層６とｎ
+ カソード領域８との間の耐圧低下を防止している。更
に、ｎベース層７″及びその近傍の同一導電型層７の不
純物密度を低く形成すれば、更に耐圧は向上し、かつｎ
+ カソード領域８からの電子の注入量も増加する構造と
なっている。実施例３においてチャネル領域１２の不純
物密度と寸法を設定することによって、ｐ+ ベース層６
との拡散電位のみで実質的空乏化され、ｎ+ カソード領
域８からの電子注入に対して充分な高さの電位障壁を形
成することができる。或いはまた、１２のチャネル長を
長く設定すれば、Ｊ−ＦＥＴ効果を持たせることもでき
る。図５の構造においてはｐベース層６は比較的大きな
領域として図示されているが、全体的に薄く形成し、か
つｐ+ 層６も小さく形成することによって、埋込みゲー
トＳＩサイリスタのプロセスとＣＭＯＳプロセスもしく
はＤＭＯＳ（ｎＭＯＳ）プロセスを組み合わせてより微
細な構造を形成することもできる。
【００２５】図６は図５に図示した実施例３のプレーナ
構造のＭＯＳ制御サイリスタを２個並列に並べた構造例
である。ｎ+ ドレイン短絡層１３が設けられており、図
３と同様に構成されている。
構造のＭＯＳ制御サイリスタを２個並列に並べた構造例
である。ｎ+ ドレイン短絡層１３が設けられており、図
３と同様に構成されている。
【００２６】
【実施例４】図７は本発明の第４の実施例としてのプレ
ーナ構造のＭＯＳ制御サイリスタの模式的断面構造図で
ある。図７がプレーナ構造とする理由は主サイリスタ部
分は埋込みゲート構造のＳＩサイリスタとして構成され
ているが、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯ
ＳＦＥＴがいすれも第１の主表面に沿って形成されてい
るからである。実施例１〜３と同一の構成要素について
は同様の参照番号を付して説明を省略する。図７の構造
的特徴は、主サイリスタのゲート領域６がノーマリオフ
の埋込みゲート構造として形成されている点である。ノ
ーマリオフを実現するために、ｐ+ 埋込みゲート間のチ
ャネル領域は実質的に空乏化され、電位障壁が形成され
ていて、ｎ+ カソード領域８からの電子注入を阻止でき
るだけの障壁高さを有している。７″はｎベース層、
７′はｐＭＯＳチャネル領域である。６′はｎＭＯＳチ
ャネル領域である。７，７′，７″の領域は埋込みゲー
ト拡散後のエピタキシャル成長によって同時に形成する
ことができる。
ーナ構造のＭＯＳ制御サイリスタの模式的断面構造図で
ある。図７がプレーナ構造とする理由は主サイリスタ部
分は埋込みゲート構造のＳＩサイリスタとして構成され
ているが、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯ
ＳＦＥＴがいすれも第１の主表面に沿って形成されてい
るからである。実施例１〜３と同一の構成要素について
は同様の参照番号を付して説明を省略する。図７の構造
的特徴は、主サイリスタのゲート領域６がノーマリオフ
の埋込みゲート構造として形成されている点である。ノ
ーマリオフを実現するために、ｐ+ 埋込みゲート間のチ
ャネル領域は実質的に空乏化され、電位障壁が形成され
ていて、ｎ+ カソード領域８からの電子注入を阻止でき
るだけの障壁高さを有している。７″はｎベース層、
７′はｐＭＯＳチャネル領域である。６′はｎＭＯＳチ
ャネル領域である。７，７′，７″の領域は埋込みゲー
ト拡散後のエピタキシャル成長によって同時に形成する
ことができる。
【００２７】実施例４に示した構造は、通常の埋込みゲ
ート，ＳＩサイリスタのプロセスとプレーナ技術として
のｎＭＯＳ，ＤＭＯＳ，ＣＭＯＳ技術等を組み合わせる
ことによって製造することができる。
ート，ＳＩサイリスタのプロセスとプレーナ技術として
のｎＭＯＳ，ＤＭＯＳ，ＣＭＯＳ技術等を組み合わせる
ことによって製造することができる。
【００２８】実施例４に示した構造もマルチチャネル化
によって、多数並列に作成することができる。ｎＭＯＳ
ＦＥＴの配置についても集積化密度を考慮して構成すべ
きことは他の実施例と同様である。
によって、多数並列に作成することができる。ｎＭＯＳ
ＦＥＴの配置についても集積化密度を考慮して構成すべ
きことは他の実施例と同様である。
【００２９】上記に示した実施例１〜４においてｎ型と
ｐ型の導電型を反対にした構造であってもよいことはも
ちろんである。その場合にはｎＭＯＳＦＥＴ，ｐＭＯＳ
ＦＥＴの役割も逆になり、ｐＭＯＳＦＥＴがターン・オ
ン用となり、ｎＭＯＳＦＥＴがターン・オフ用となる。
ｐ型の導電型を反対にした構造であってもよいことはも
ちろんである。その場合にはｎＭＯＳＦＥＴ，ｐＭＯＳ
ＦＥＴの役割も逆になり、ｐＭＯＳＦＥＴがターン・オ
ン用となり、ｎＭＯＳＦＥＴがターン・オフ用となる。
【００３０】本発明に開示した主サイリスタ部分につい
ては、上記の四層構造のサイリスタ或いはＳＣＲ構造も
しくはＧＴＯ構造に限られることはなく、埋込みゲート
ＧＴＯ，埋込みゲートＳＩサイリスタ，ダブルゲートＳ
Ｉサイリスタ，ダブルゲートＧＴＯ等であってもよい。
更にアノード側にプレーナ構造或いは縦型構造のＭＯＳ
制御構造を導入してもよいことも明らかである。
ては、上記の四層構造のサイリスタ或いはＳＣＲ構造も
しくはＧＴＯ構造に限られることはなく、埋込みゲート
ＧＴＯ，埋込みゲートＳＩサイリスタ，ダブルゲートＳ
Ｉサイリスタ，ダブルゲートＧＴＯ等であってもよい。
更にアノード側にプレーナ構造或いは縦型構造のＭＯＳ
制御構造を導入してもよいことも明らかである。
【００３１】またｎバッファ構造としても、或いは他の
実施例において静電誘導（ＳＩ）バッファ構造を用いて
もよい。
実施例において静電誘導（ＳＩ）バッファ構造を用いて
もよい。
【００３２】またアノード短絡構造，ＳＩ短絡構造を用
いてもよい。
いてもよい。
【００３３】上記実施例において高抵抗層５はｎ- 層と
しているが、これに限るものではなく、ｐ- 層，ｉ層と
してもよい。空乏層の広がる速度を考慮するとｐ，ｎの
導電型が反対となった場合のｎベース（ゲート）構造に
対しては、高抵抗層５はｐ-層が望ましい。
しているが、これに限るものではなく、ｐ- 層，ｉ層と
してもよい。空乏層の広がる速度を考慮するとｐ，ｎの
導電型が反対となった場合のｎベース（ゲート）構造に
対しては、高抵抗層５はｐ-層が望ましい。
【００３４】
【発明の効果】本発明によるプレーナ構造のＭＯＳ制御
サイリスタの構成によれば、従来のＭＯＳ制御サイリス
タに比べ、ＪＦＥＴ効果もしくは静電誘導効果によって
制御されうるチャネル構造を有することから、ターン・
オン時間を短絡することができる。例えば４５００Ｖ−
４００Ａ級において０．５μｓ以下のターン・オン時間
ｔgtを得ることができる。
サイリスタの構成によれば、従来のＭＯＳ制御サイリス
タに比べ、ＪＦＥＴ効果もしくは静電誘導効果によって
制御されうるチャネル構造を有することから、ターン・
オン時間を短絡することができる。例えば４５００Ｖ−
４００Ａ級において０．５μｓ以下のターン・オン時間
ｔgtを得ることができる。
【００３５】更にまた、このようなチャネル構造を有す
ることから、ターン・オン時のｄｉ／ｄｔを高くするこ
とができ、電流の立上りの高いＭＯＳ制御サイリスタを
得ることができる。
ることから、ターン・オン時のｄｉ／ｄｔを高くするこ
とができ、電流の立上りの高いＭＯＳ制御サイリスタを
得ることができる。
【００３６】主サイリスタが静電誘導サイリスタの場合
にも、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを極めて集積密
度を高く実現できるという利点もある。
にも、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを極めて集積密
度を高く実現できるという利点もある。
【図１】本発明の第１の実施例としてのプレーナ構造の
ＭＯＳ制御サイリスタの模式的断面構造図である。
ＭＯＳ制御サイリスタの模式的断面構造図である。
【図２】本発明の第２の実施例としてのプレーナ構造の
ＭＯＳ制御サイリスタの模式的断面構造図である。
ＭＯＳ制御サイリスタの模式的断面構造図である。
【図３】本発明の第１の実施例のプレーナ構造のＭＯＳ
制御サイリスタを２個並列に並べた構造例である。
制御サイリスタを２個並列に並べた構造例である。
【図４】本発明の第１の実施例としてのプレーナ構造の
ＭＯＳ制御サイリスタを並列に並べた別の構造例であ
る。
ＭＯＳ制御サイリスタを並列に並べた別の構造例であ
る。
【図５】本発明の第３の実施例としてのプレーナ構造の
ＭＯＳ制御サイリスタの模式的断面構造図である。
ＭＯＳ制御サイリスタの模式的断面構造図である。
【図６】図５に図示した実施例３のプレーナ構造のＭＯ
Ｓ制御サイリスタを２個並列に並べた構造例である。
Ｓ制御サイリスタを２個並列に並べた構造例である。
【図７】本発明の第４の実施例としてのプレーナ構造の
ＭＯＳ制御サイリスタの模式的断面構造図である。
ＭＯＳ制御サイリスタの模式的断面構造図である。
【図８】従来のＭＯＳ制御サイリスタの基本的構造図で
ある。
ある。
【図９】従来の別のＭＯＳ制御サイリスタの模式的断面
構造図である。
構造図である。
【図１０】図９の従来例にターン・オンのためのｎＭＯ
ＳＦＥＴを別途作り込む構成例である。
ＳＦＥＴを別途作り込む構成例である。
１ アノード電極 ２ アノード領域 ３ バッファ層 ３′ 静電誘導バッファ層（ｎ+ ｎ- ｎ+ …） ４ バッファ短絡層 ５ 高抵抗層 ６ ゲート領域（ベース領域） ６′ ｎＭＯＳチャネル領域 ７ 同一導電型層 ７′ ｐＭＯＳチャネル領域 ７″ ｎベース層 ８ カソード領域 ９ カソード電極 １０，１０′ ＭＯＳゲート電極 １１ 反対導電型層 １２ チャネル領域 １３ ｎ+ 拡散層 １４，１５ 絶縁層 １６ ｎ+ 領域
Claims (1)
- 【請求項１】 半導体基板の第１の主表面にカソード領
域、第２の主表面にアノード領域を具え、前記カソード
領域が形成された第１の主表面近傍に前記カソード領域
に隣接してゲート領域、ｐチャネルＭＯＳＦＥＴ、ｎチ
ャネルＭＯＳＦＥＴが形成されたプレーナ構造のＭＯＳ
制御サイリスタにおいて、 前記カソード領域に接触して形成された前記カソード領
域と反対導電型の領域と前記ゲート領域の間には前記カ
ソード領域と同一導電型の層が介在され、前記反対導電
型の領域と前記ゲート領域はそれぞれ前記同一導電型の
層をチャネルとするｐチャネルＭＯＳＦＥＴの主電極を
形成し、 前記同一導電型の層と高抵抗層との間には両者を主電極
とし前記ゲート領域をチャネルとするｎチャネルのＭＯ
ＳＦＥＴが表面近傍において形成され、 前記カソード領域から前記高抵抗層に向かう基板に垂直
方向の前記カソード領域近傍には前記カソード領域から
注入される電子の導通状態を制御するチャネル領域が形
成され、 前記チャネル領域は前記ゲート領域によって挟まれ実質
的に空乏化され、前記ゲート領域の電位によって前記チ
ャネル内の電位が静電誘導効果によって変化され、 前記ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴ
のゲート電極は共通に形成され前記第１の主表面上にお
いて絶縁層を介して前記反対導電型領域の１部から前記
同一導電型領域及び前記ゲート領域上を横断して前記高
抵抗層領域の上部まで延在して形成され、カソード電極
は前記カソード領域と前記反対導電型領域を短絡して形
成されることを特徴とする、 プレーナ構造のＭＯＳ制御サイリスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114139A JPH0793425B2 (ja) | 1992-04-07 | 1992-04-07 | プレーナ構造のｍｏｓ制御サイリスタ |
| US08/037,023 US5324966A (en) | 1992-04-07 | 1993-03-25 | MOS-controlled thyristor |
| DE69321642T DE69321642T2 (de) | 1992-04-07 | 1993-04-07 | MOS-kontrollierter Thyristor |
| EP93302715A EP0565349B1 (en) | 1992-04-07 | 1993-04-07 | MOS-controlled thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114139A JPH0793425B2 (ja) | 1992-04-07 | 1992-04-07 | プレーナ構造のｍｏｓ制御サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661479A true JPH0661479A (ja) | 1994-03-04 |
| JPH0793425B2 JPH0793425B2 (ja) | 1995-10-09 |
Family
ID=14630119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114139A Expired - Fee Related JPH0793425B2 (ja) | 1992-04-07 | 1992-04-07 | プレーナ構造のｍｏｓ制御サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793425B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5914503A (en) * | 1996-02-13 | 1999-06-22 | Fuji Electric Co., Ltd. | Insulated gate thyristor |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682044A (en) * | 1995-01-31 | 1997-10-28 | Takashige Tamamushi | Reverse conducting thyristor with a planar-gate, buried-gate, or recessed-gate structure |
| KR102509083B1 (ko) * | 2020-06-24 | 2023-03-14 | 한국전자통신연구원 | 균일한 턴-오프 특성을 갖는 mct 소자 및 그 제조 방법 |
| US11637192B2 (en) | 2020-06-24 | 2023-04-25 | Electronics And Telecommunications Research Institute | Metal oxide semiconductor-controlled thyristor device having uniform turn-off characteristic and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263465A (ja) * | 1984-06-04 | 1985-12-26 | ゼネラル モーターズ コーポレーシヨン | サイリスタ |
| JPH03292770A (ja) * | 1990-04-10 | 1991-12-24 | Semiconductor Res Found | 静電誘導サイリスタ |
-
1992
- 1992-04-07 JP JP4114139A patent/JPH0793425B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263465A (ja) * | 1984-06-04 | 1985-12-26 | ゼネラル モーターズ コーポレーシヨン | サイリスタ |
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|---|---|---|---|---|
| US5914503A (en) * | 1996-02-13 | 1999-06-22 | Fuji Electric Co., Ltd. | Insulated gate thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793425B2 (ja) | 1995-10-09 |
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