JPH0661496A - 伝導度変調型ｍｏｓｆｅｔ - Google Patents
伝導度変調型ｍｏｓｆｅｔInfo
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- JPH0661496A JPH0661496A JP4229327A JP22932792A JPH0661496A JP H0661496 A JPH0661496 A JP H0661496A JP 4229327 A JP4229327 A JP 4229327A JP 22932792 A JP22932792 A JP 22932792A JP H0661496 A JPH0661496 A JP H0661496A
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Abstract
(57)【要約】 （修正有）
【目的】 高入力インピ−ダンス特性をもつＭＯＳ半導
体装置において、伝導度変調の発生する領域をＭＯＳＦ
ＥＴのドレイン領域にも起こすようにして、優れた低飽
和電圧特性をもたしめ、高集積化で製造容易な伝導度変
調型ＭＯＳＦＥＴを得ることを目的とする。 【構成】 ベ−ス・チャネル領域をコレクタ・ドレイン
領域表面に形成し、ベ−ス・チャネル領域表面に第１ソ
−ス領域とエミッタ・第２ソ−ス領域を設け、第１ソ−
ス領域表面とベ−ス・チャネル領域表面を短絡する金属
電極やゲ−ト電極等により構成する。
体装置において、伝導度変調の発生する領域をＭＯＳＦ
ＥＴのドレイン領域にも起こすようにして、優れた低飽
和電圧特性をもたしめ、高集積化で製造容易な伝導度変
調型ＭＯＳＦＥＴを得ることを目的とする。 【構成】 ベ−ス・チャネル領域をコレクタ・ドレイン
領域表面に形成し、ベ−ス・チャネル領域表面に第１ソ
−ス領域とエミッタ・第２ソ−ス領域を設け、第１ソ−
ス領域表面とベ−ス・チャネル領域表面を短絡する金属
電極やゲ−ト電極等により構成する。
Description
【０００１】
【産業上の利用分野】本発明は伝導度変調型ＭＯＳＦＥ
Ｔの構造に関するものである。
Ｔの構造に関するものである。
【０００２】
【従来の技術】電力用半導体装置として、従来からバイ
ポ−ラトランジスタ(Ｂ．Ｊ．Ｔ．)及びパワ−用ＭＯＳ
ＦＥＴが知られている。又、それらを同一チップ上にカ
スケ−ド接続したＭＯＳゲ−ト型トランジスタ（Ｍ．
Ｇ．Ｔ．）が既に、提案されている。
ポ−ラトランジスタ(Ｂ．Ｊ．Ｔ．)及びパワ−用ＭＯＳ
ＦＥＴが知られている。又、それらを同一チップ上にカ
スケ−ド接続したＭＯＳゲ−ト型トランジスタ（Ｍ．
Ｇ．Ｔ．）が既に、提案されている。
【０００３】図１（ａ）は、Ｍ．Ｇ．Ｔ．の断面構造図
であり、１はコレクタ・ドレイン領域となる一導電型
（例えば、Ｎ型）半導体基体、２は逆導電型（例えば、
Ｐ型）半導体からなるチャネル領域、３は一導電型半導
体からなるソ−ス領域、４は絶縁膜とポリシリコン等か
らなるゲ−ト電極、５は逆導電型半導体からなるベ−ス
領域、６はベ−ス電極、７は一導電型半導体からなるエ
ミッタ領域、８はエミッタ電極、９はソ−ス電極であ
る。
であり、１はコレクタ・ドレイン領域となる一導電型
（例えば、Ｎ型）半導体基体、２は逆導電型（例えば、
Ｐ型）半導体からなるチャネル領域、３は一導電型半導
体からなるソ−ス領域、４は絶縁膜とポリシリコン等か
らなるゲ−ト電極、５は逆導電型半導体からなるベ−ス
領域、６はベ−ス電極、７は一導電型半導体からなるエ
ミッタ領域、８はエミッタ電極、９はソ−ス電極であ
る。
【０００４】図１（ｂ）は等価回路図であり、（ａ）に
対応して、ベ−スＢ、コレクタＣ、ドレインＤ、エミッタ
Ｅ、ゲ−トＧを示す。
対応して、ベ−スＢ、コレクタＣ、ドレインＤ、エミッタ
Ｅ、ゲ−トＧを示す。
【０００５】図１において、ＮチャネルＭＯＳＦＥＴの
ソ−ス電極９とＮＰＮ型バイポ−ラトランジスタ（Ｂ．
Ｊ．Ｔ．）のベ−ス電極６を短絡した構造として、ＭＯ
Ｓ型ゲ−トＧからの入力制御により、高入力インピ−ダ
ンス特性を得ると（３）共に、バイポ−ラトランジスタ
の特徴である低飽和電圧を狙うことができる。
ソ−ス電極９とＮＰＮ型バイポ−ラトランジスタ（Ｂ．
Ｊ．Ｔ．）のベ−ス電極６を短絡した構造として、ＭＯ
Ｓ型ゲ−トＧからの入力制御により、高入力インピ−ダ
ンス特性を得ると（３）共に、バイポ−ラトランジスタ
の特徴である低飽和電圧を狙うことができる。
【０００６】しかしながら、図１のＭ．Ｇ．Ｔ．の順方
向電圧はドレイン・ソ−ス間電圧ＶDSとベ−ス・エミッ
タ間電圧ＶBEの和となるので、順方向電圧を低減するに
は、Ｂ．Ｊ．Ｔ．の直流増幅率を増加し、ベ−ス電流を
小さくすることにより、ＶDSの低下を図るしか手段がな
く、ＶDSそのものを伝導度変調により小さくすることは
できなかった。
向電圧はドレイン・ソ−ス間電圧ＶDSとベ−ス・エミッ
タ間電圧ＶBEの和となるので、順方向電圧を低減するに
は、Ｂ．Ｊ．Ｔ．の直流増幅率を増加し、ベ−ス電流を
小さくすることにより、ＶDSの低下を図るしか手段がな
く、ＶDSそのものを伝導度変調により小さくすることは
できなかった。
【０００７】又、ＰＮＰ型トランジスタとＭＯＳＦＥＴ
のカスケ−ド接続構造による所謂、ＩＧＢＴ（Ｉnsulate
d Ｇate Ｂipolar Ｔransistor）は伝導度変調型とし
て、既に、実用化されているが、ＰＮＰＮサイリスタ接
合が寄生しているため、ラッチアップによるゲ−トタ−
ンオフ不能現象が起こり、順方向電圧降下を低下させる
ことが困難であった。
のカスケ−ド接続構造による所謂、ＩＧＢＴ（Ｉnsulate
d Ｇate Ｂipolar Ｔransistor）は伝導度変調型とし
て、既に、実用化されているが、ＰＮＰＮサイリスタ接
合が寄生しているため、ラッチアップによるゲ−トタ−
ンオフ不能現象が起こり、順方向電圧降下を低下させる
ことが困難であった。
【０００８】
【発明が解決しようとする課題】高入力インピ−ダンス
特性をもつＭＯＳゲ−ト半導体装置において、伝導度変
調の発生する領域をＭＯＳＦＥＴのドレイン領域にも起
こすようにして、優れた低飽和電圧特性をもたしめ、
又、ラッチングによるゲ−ト不能現象を発生させない構
造を得ることを課題とする。
特性をもつＭＯＳゲ−ト半導体装置において、伝導度変
調の発生する領域をＭＯＳＦＥＴのドレイン領域にも起
こすようにして、優れた低飽和電圧特性をもたしめ、
又、ラッチングによるゲ−ト不能現象を発生させない構
造を得ることを課題とする。
【０００９】
【課題を解決するための手段】（１）コレクタ・ドレイ
ン領域となる一導電型半導体基体、一導電型半導体基体
表面に形成する逆導電型半導体からなるベ−ス・チャネ
ル領域、ベ−ス・チャネル領域表面に形成する一導電型
半導体からなる第１ソ−ス領域とエミッタ・第２ソ−ス
領域、第１ソ−ス領域表面とコレクタ・ドレイン領域表
面にまたがりチャネルを誘起させる第１ゲ−ト電極、第
２ソ−ス領域表面とコレクタ・ドレイン領域表面にまた
がりチャネルを誘起させる第２ゲ−ト電極により構成
し、第１ゲ−ト電極と（４）第２ゲ−ト電極を接続する
と共に、第１ソ−ス領域表面とベ−ス・チャネル領域表
面を金属電極により短絡接続したことを特徴とする伝導
度変調型ＭＯＳＦＥＴ。
ン領域となる一導電型半導体基体、一導電型半導体基体
表面に形成する逆導電型半導体からなるベ−ス・チャネ
ル領域、ベ−ス・チャネル領域表面に形成する一導電型
半導体からなる第１ソ−ス領域とエミッタ・第２ソ−ス
領域、第１ソ−ス領域表面とコレクタ・ドレイン領域表
面にまたがりチャネルを誘起させる第１ゲ−ト電極、第
２ソ−ス領域表面とコレクタ・ドレイン領域表面にまた
がりチャネルを誘起させる第２ゲ−ト電極により構成
し、第１ゲ−ト電極と（４）第２ゲ−ト電極を接続する
と共に、第１ソ−ス領域表面とベ−ス・チャネル領域表
面を金属電極により短絡接続したことを特徴とする伝導
度変調型ＭＯＳＦＥＴ。
【００１０】（２）コレクタ・ドレイン領域となる一導
電型半導体基体、一導電型半導体基体表面に形成する逆
導電型半導体からなるベ−ス・チャネル領域、ベ−ス・
チャネル領域表面に形成する一導電型半導体からなる第
１ソ−ス領域とエミッタ・第２ソ−ス領域、第１ソ−ス
領域表面とコレクタ・ドレイン領域表面とエミッタ・第
２ソ−ス領域表面にまたがり二つのチャネルを誘起させ
るゲ−ト電極により構成し、各ゲ−ト電極を接続すると
共に、第１ソ−ス領域表面とベ−ス・チャネル領域表面
を金属電極により短絡接続したことを特徴とする伝導度
変調型ＭＯＳＦＥＴ。 を、主たる構成手段とし、前記（１）（２）項共に、エ
ミッタ・第２ソ−ス領域をエミッタ領域と第２ソ−ス領
域の独立領域とすること、複数のゲ−ト電極を接続しな
いようにすること、ベ−ス・チャネル領域の繰返しピッ
チをコレクタ・ドレイン領域中の少数キャリアの拡散長
の２倍以下とすること、を含んでいる。
電型半導体基体、一導電型半導体基体表面に形成する逆
導電型半導体からなるベ−ス・チャネル領域、ベ−ス・
チャネル領域表面に形成する一導電型半導体からなる第
１ソ−ス領域とエミッタ・第２ソ−ス領域、第１ソ−ス
領域表面とコレクタ・ドレイン領域表面とエミッタ・第
２ソ−ス領域表面にまたがり二つのチャネルを誘起させ
るゲ−ト電極により構成し、各ゲ−ト電極を接続すると
共に、第１ソ−ス領域表面とベ−ス・チャネル領域表面
を金属電極により短絡接続したことを特徴とする伝導度
変調型ＭＯＳＦＥＴ。 を、主たる構成手段とし、前記（１）（２）項共に、エ
ミッタ・第２ソ−ス領域をエミッタ領域と第２ソ−ス領
域の独立領域とすること、複数のゲ−ト電極を接続しな
いようにすること、ベ−ス・チャネル領域の繰返しピッ
チをコレクタ・ドレイン領域中の少数キャリアの拡散長
の２倍以下とすること、を含んでいる。
【００１１】
【実施例】図２は、本発明の実施例を示す断面構造図で
ある。１０はコレクタ・ドレイン領域となる一導電型
（例えば、Ｎ型）半導体基体であり、例えば、シリコン
単結晶基板（Ｎ+）上にエピタキシアル成長層（Ｎ-）を
形成する。１１は逆導電型（例えば、Ｐ型）半導体から
なるベ−ス・チャネル領域、１２は一導電型半導体から
なる第１ソ−ス領域、１３は一導電型半導体からなるエ
ミッタ・第２ソ−ス領域、１４は第１ソ−ス領域１２の
表面とコレクタ・ドレイン領域１０の表面にまたがり、
チャネルを誘起させる第１ゲ−ト電極、１５はエミッタ
・第２ソ−ス領域１３の表面とコレクタ・ドレイン領域
（５）１０の表面にまたがり、チャネルを誘起させる第
２ゲ−ト電極、１６は第１ソ−ス領域１２表面とベ−ス
・チャネル領域１１表面を短絡接続する金属電極、１７
は１３の電極である。通常、ベ−ス・チャネル領域１１
は半導体基体１０表面に複数個のセル構成とし、並列接
続により集積化構造とする。又、チャネル電位を固定す
るためのバックゲ−トは、例えば、エミッタ・第２ソ−
ス領域１３中にベ−ス・チャネル領域１１の一部を露出
させ、エミッタ・第２ソ−ス領域１３と同一電極で接続
することによって容易に可能とする。
ある。１０はコレクタ・ドレイン領域となる一導電型
（例えば、Ｎ型）半導体基体であり、例えば、シリコン
単結晶基板（Ｎ+）上にエピタキシアル成長層（Ｎ-）を
形成する。１１は逆導電型（例えば、Ｐ型）半導体から
なるベ−ス・チャネル領域、１２は一導電型半導体から
なる第１ソ−ス領域、１３は一導電型半導体からなるエ
ミッタ・第２ソ−ス領域、１４は第１ソ−ス領域１２の
表面とコレクタ・ドレイン領域１０の表面にまたがり、
チャネルを誘起させる第１ゲ−ト電極、１５はエミッタ
・第２ソ−ス領域１３の表面とコレクタ・ドレイン領域
（５）１０の表面にまたがり、チャネルを誘起させる第
２ゲ−ト電極、１６は第１ソ−ス領域１２表面とベ−ス
・チャネル領域１１表面を短絡接続する金属電極、１７
は１３の電極である。通常、ベ−ス・チャネル領域１１
は半導体基体１０表面に複数個のセル構成とし、並列接
続により集積化構造とする。又、チャネル電位を固定す
るためのバックゲ−トは、例えば、エミッタ・第２ソ−
ス領域１３中にベ−ス・チャネル領域１１の一部を露出
させ、エミッタ・第２ソ−ス領域１３と同一電極で接続
することによって容易に可能とする。
【００１２】図２の動作は、第１ゲ−トＧ１（又は第２
ゲ−トＧ２）をオン→ｉD1が流れ第１ソ−ス領域１２を
通り→金属電極１６を通して、ベ−ス・チャネル領域１
１に入り→エミッタ・第２ソ−ス領域１３にベ−ス電流
ｂとして流れる→コレクタ電流ｉCが流れ→エミッタ・
第２ソ−ス領域１３に到達する→このとき、少数キャリ
アであるホ−ルＨの注入が１１から１０の方に起きる。
このように、伝導度変調を起こして、飽和電圧の低下に
導く。
ゲ−トＧ２）をオン→ｉD1が流れ第１ソ−ス領域１２を
通り→金属電極１６を通して、ベ−ス・チャネル領域１
１に入り→エミッタ・第２ソ−ス領域１３にベ−ス電流
ｂとして流れる→コレクタ電流ｉCが流れ→エミッタ・
第２ソ−ス領域１３に到達する→このとき、少数キャリ
アであるホ−ルＨの注入が１１から１０の方に起きる。
このように、伝導度変調を起こして、飽和電圧の低下に
導く。
【００１３】図３は本発明の構成説明図で、（ａ）は断
面図、（ｂ）は等価回路図であり、図２と同一符号は同等
部分をあらわす。以下、図３により、本発明をさらに、詳
述する。
面図、（ｂ）は等価回路図であり、図２と同一符号は同等
部分をあらわす。以下、図３により、本発明をさらに、詳
述する。
【００１４】ＭＯＳ１の第１ゲ−トＧ１とＭＯＳ２の第
２ゲ−トＧ２は共通ゲ−トを形成し、ゲ−ト電圧に十分
な正バイアスを加えるとＭＯＳ１はオン状態となり、ド
レイン電流ｉD1はＢ．Ｊ．Ｔ．のベ−ス電流として流れ
込み、Ｂ．Ｊ．Ｔ.をオン状態とする。又、ｉｃｘＲｃに
よる電圧降下が増加すると、Ｂ．Ｊ．Ｔ．のベ−ス・コ
レクタが順バイアスとなり、少数キャリアの注入が起こ
る。一方、ｉD2 ｘＲD2による電圧降下の増加で、Ｂ−
Ｄ2間が順バイアスになってくると、同様に、Ｂ．Ｊ．
Ｔ．のベ−スから少数キャリアの注入が起こる。これに
より、ＲD2とＲCの抵抗は、伝導度変調され、著しく低
下し、電（６）流分布は、ＶDS2あるいはＶCEがバラン
スを保つように分布して行く。最終的には、ＲD1も少数
キャリアの注入により大きく低減されて行き、ＭＯＳ１
の順方向電圧降下＋Ｂ．Ｊ．Ｔ．のＶBEの値は、ＶBEに
接近した値になる。
２ゲ−トＧ２は共通ゲ−トを形成し、ゲ−ト電圧に十分
な正バイアスを加えるとＭＯＳ１はオン状態となり、ド
レイン電流ｉD1はＢ．Ｊ．Ｔ．のベ−ス電流として流れ
込み、Ｂ．Ｊ．Ｔ.をオン状態とする。又、ｉｃｘＲｃに
よる電圧降下が増加すると、Ｂ．Ｊ．Ｔ．のベ−ス・コ
レクタが順バイアスとなり、少数キャリアの注入が起こ
る。一方、ｉD2 ｘＲD2による電圧降下の増加で、Ｂ−
Ｄ2間が順バイアスになってくると、同様に、Ｂ．Ｊ．
Ｔ．のベ−スから少数キャリアの注入が起こる。これに
より、ＲD2とＲCの抵抗は、伝導度変調され、著しく低
下し、電（６）流分布は、ＶDS2あるいはＶCEがバラン
スを保つように分布して行く。最終的には、ＲD1も少数
キャリアの注入により大きく低減されて行き、ＭＯＳ１
の順方向電圧降下＋Ｂ．Ｊ．Ｔ．のＶBEの値は、ＶBEに
接近した値になる。
【００１５】このように、ＭＯＳ１のドレイン領域に少
数キャリアを拡散させるためには、少数キャリアの拡散
長よりも近い距離にＭＯＳ１を配置することが必要であ
る。従って、ベ−ス・チャネル領域１１の繰返しピッチ
(セルピッチの幅)Ｑは最大でも２ｘ拡散長であり、例え
ば、ライフタイムを０.１μｓとすると、拡散長Ｌ≒１
０μｍとなり、Ｑ＝２ｘＬ＝２０μｍ以下にすることが
望ましい。
数キャリアを拡散させるためには、少数キャリアの拡散
長よりも近い距離にＭＯＳ１を配置することが必要であ
る。従って、ベ−ス・チャネル領域１１の繰返しピッチ
(セルピッチの幅)Ｑは最大でも２ｘ拡散長であり、例え
ば、ライフタイムを０.１μｓとすると、拡散長Ｌ≒１
０μｍとなり、Ｑ＝２ｘＬ＝２０μｍ以下にすることが
望ましい。
【００１６】図４は本発明の他の実施例を示す断面構造
図で、図２及び図３と同一符号は同等部分をあらわす。
図４においては、第１ソ−ス領域１２表面とコレクタ・
ドレイン領域１０表面とエミッタ・第２ソ−ス領域１３
にまたがり二つのチャネルを誘起させるゲ−ト電極Ｇ3
を設ける。又、例えば、二個のベ−ス・チャネル領域１
１に形成する第１ソ−ス領域１２とエミッタ・第２ソ−
ス領域１３の配置が、図２では１２−１３−１３−１２
の順に対し、図４では１２−１３−１２−１３の順と相
異する。それに伴い、金属電極１６の位置が異なる。従
って、図２と図４では、ＭＯＳ１、ＭＯＳ２、Ｂ．Ｊ．
Ｔ．等の配置を異にするが、目的、作用、効果等は均等
であり、等価的構造となる。
図で、図２及び図３と同一符号は同等部分をあらわす。
図４においては、第１ソ−ス領域１２表面とコレクタ・
ドレイン領域１０表面とエミッタ・第２ソ−ス領域１３
にまたがり二つのチャネルを誘起させるゲ−ト電極Ｇ3
を設ける。又、例えば、二個のベ−ス・チャネル領域１
１に形成する第１ソ−ス領域１２とエミッタ・第２ソ−
ス領域１３の配置が、図２では１２−１３−１３−１２
の順に対し、図４では１２−１３−１２−１３の順と相
異する。それに伴い、金属電極１６の位置が異なる。従
って、図２と図４では、ＭＯＳ１、ＭＯＳ２、Ｂ．Ｊ．
Ｔ．等の配置を異にするが、目的、作用、効果等は均等
であり、等価的構造となる。
【００１７】図５も本発明の他の実施例を示す断面構造
図で、図２及び図３と同一符号は同等部分をあらわす。
図５においては、図２のエミッタ・第２ソ−ス領域１３
をエミッタ領域１９と第２ソ−ス領域２０のそれぞれ独
立した領域とした構造であり、図２と均等、かつ、等価
的構造となる。又、エミッタ領域１９及び第２ソ−ス領
域２０をベ−ス・チャネル領域１１を含む面で電極１７
により短絡させれば、ベ−ス・エミッタ間にバイパスも
ぐり抵抗を挿入させる効果を生じる。又、ＭＯＳ１及び
ＭＯＳ２に対し、ベ−ス・チャネル領域11（７）の電位
を固定することが可能となり、所謂、バックゲ−トを容
易に形成することができる。
図で、図２及び図３と同一符号は同等部分をあらわす。
図５においては、図２のエミッタ・第２ソ−ス領域１３
をエミッタ領域１９と第２ソ−ス領域２０のそれぞれ独
立した領域とした構造であり、図２と均等、かつ、等価
的構造となる。又、エミッタ領域１９及び第２ソ−ス領
域２０をベ−ス・チャネル領域１１を含む面で電極１７
により短絡させれば、ベ−ス・エミッタ間にバイパスも
ぐり抵抗を挿入させる効果を生じる。又、ＭＯＳ１及び
ＭＯＳ２に対し、ベ−ス・チャネル領域11（７）の電位
を固定することが可能となり、所謂、バックゲ−トを容
易に形成することができる。
【００１８】このように、エミッタ・第２ソ−ス領域１
３をエミッタ領域と第２ソ−ス領域にそれぞれ独立した
領域とする構造は、図４の本発明の他の実施例に適用し
得るのは当然である。又、設計上の必要から、独立させ
たエミッタ領域と第２ソ−ス領域のそれぞれ、別個に電
極を設けることも可能である。
３をエミッタ領域と第２ソ−ス領域にそれぞれ独立した
領域とする構造は、図４の本発明の他の実施例に適用し
得るのは当然である。又、設計上の必要から、独立させ
たエミッタ領域と第２ソ−ス領域のそれぞれ、別個に電
極を設けることも可能である。
【００１９】前記せる本発明構造は、図２の第１ゲ−ト
電極１４と第２ゲ−ト電極１５を連結接続しており、
又、図４の複数個のゲ−ト電極１８も相互に連結接続と
した構造としているが、必要に応じて、第１ゲ−ト電極
１４と第２ゲ−ト電極１５間、ゲ−ト電極１８の相互間
を分離した構造にもなし得る。このように、ゲ−ト電極
分離型とした場合は、例えばＭＯＳ１及びＭＯＳ２を２
段階でオフ状態とすることができるので、少数キャリア
消滅後に、主スイッチであるＭＯＳ２をオフすることに
より、スイッチング損失を減少させる回路設計を可能と
する。
電極１４と第２ゲ−ト電極１５を連結接続しており、
又、図４の複数個のゲ−ト電極１８も相互に連結接続と
した構造としているが、必要に応じて、第１ゲ−ト電極
１４と第２ゲ−ト電極１５間、ゲ−ト電極１８の相互間
を分離した構造にもなし得る。このように、ゲ−ト電極
分離型とした場合は、例えばＭＯＳ１及びＭＯＳ２を２
段階でオフ状態とすることができるので、少数キャリア
消滅後に、主スイッチであるＭＯＳ２をオフすることに
より、スイッチング損失を減少させる回路設計を可能と
する。
【００２０】その他の実施例としては、図２、図４、図
５等の断面構造図において、コレクタ・ドレイン領域と
なる一導電型半導体基体１０の下面（Ｃ＆Ｄ側Ｎ+の下
面）に逆導電型半導体層（図においてはＰ型）を形成す
ることにより、その逆導電型半導体層からも少数キャリ
アの注入があり伝導度変調による抵抗値減少を促進し、
サイリスタ効果の強い大電力駆動型デバイスの実現が可
能となる。ただし、本発明の特徴の一つであるラッチン
グを回避する機能は失われる。
５等の断面構造図において、コレクタ・ドレイン領域と
なる一導電型半導体基体１０の下面（Ｃ＆Ｄ側Ｎ+の下
面）に逆導電型半導体層（図においてはＰ型）を形成す
ることにより、その逆導電型半導体層からも少数キャリ
アの注入があり伝導度変調による抵抗値減少を促進し、
サイリスタ効果の強い大電力駆動型デバイスの実現が可
能となる。ただし、本発明の特徴の一つであるラッチン
グを回避する機能は失われる。
【００２１】前記せる実施例において、本発明の要旨の
範囲で、各部の変形、導電型や領域の等価的変換、他部
分の付加、他部との集積化、複合化をなし得るものであ
る。（８）
範囲で、各部の変形、導電型や領域の等価的変換、他部
分の付加、他部との集積化、複合化をなし得るものであ
る。（８）
【００２２】以上、説明のとおり、高入力インピ−ダン
ス特性で、伝導度変調の発生をＭＯＳＦＥＴのドレイン
領域にも起こさせるＭＯＳゲ−ト型の順方向電圧の小さ
い伝導度変調型ＭＯＳＦＥＴを、高集積化で、かつ、製
造容易な構造により実現できるので、電源機器をはじめ
各種機器に組込む半導体装置に利用してその産業上の効
果、極めて大なるものである。
ス特性で、伝導度変調の発生をＭＯＳＦＥＴのドレイン
領域にも起こさせるＭＯＳゲ−ト型の順方向電圧の小さ
い伝導度変調型ＭＯＳＦＥＴを、高集積化で、かつ、製
造容易な構造により実現できるので、電源機器をはじめ
各種機器に組込む半導体装置に利用してその産業上の効
果、極めて大なるものである。
【図１】従来のＭＯＳゲ−ト型トランジスタの断面構造
図である。
図である。
【図２】本発明の実施例を示す断面構造図である。
【図３】本発明の構成説明図で、（ａ）は断面図、
（ｂ）は等価回路図である。
（ｂ）は等価回路図である。
【図４】本発明の他の実施例を示す構造図で、（ａ）は
断面図、（ｂ）は等価回路図である。
断面図、（ｂ）は等価回路図である。
【図５】本発明の他の実施例を示す断面構造図である。
１ コレクタ・ドレイン領域となる一導電型（例え
ば、Ｎ型）半導体基体 ２ 逆導電型（例えば、Ｐ型）半導体からなるチャ
ネル領域 ３ 一導電型半導体からなるソ−ス領域 ４ ゲ−ト電極 ５ 逆導電型半導体からなるベ−ス領域 ６ ベ−ス電極 ７ 一導電型半導体からなるエミッタ領域 ８ エミッタ電極 （９） ９ ソ−ス電極 １０ コレクタ・ドレイン領域となる一導電型半導体
基体 １１ 逆導電型半導体からなるベ−ス・チャネル領域 １２ 一導電型半導体からなる第１ソ−ス領域 １３ 一導電型半導体からなるエミッタ・第２ソ−ス
領域 １４ 第１ゲ−ト電極 １５ 第２ゲ−ト電極 １６ 金属電極 １７ １３、又は１９と２０の電極 １８ ゲ−ト電極 １９ エミッタ領域 ２０ 第２ソ−ス領域 Ｂ ベ−ス Ｃ コレクタ Ｄ ドレイン Ｅ エミッタ Ｇ、Ｇ1 第１ゲ−ト Ｇ2 第２ゲ−ト Ｇ3 ゲ−ト Ｓ1 第１ソ−ス Ｓ2 第２ソ−ス ＭＯＳ１ ＭＯＳＦＥＴ １ ＭＯＳ２ ＭＯＳＦＥＴ ２ Ｂ.Ｊ.Ｔ. バイポ−ラ・トランジスタ ｂ ベ−ス電流
ば、Ｎ型）半導体基体 ２ 逆導電型（例えば、Ｐ型）半導体からなるチャ
ネル領域 ３ 一導電型半導体からなるソ−ス領域 ４ ゲ−ト電極 ５ 逆導電型半導体からなるベ−ス領域 ６ ベ−ス電極 ７ 一導電型半導体からなるエミッタ領域 ８ エミッタ電極 （９） ９ ソ−ス電極 １０ コレクタ・ドレイン領域となる一導電型半導体
基体 １１ 逆導電型半導体からなるベ−ス・チャネル領域 １２ 一導電型半導体からなる第１ソ−ス領域 １３ 一導電型半導体からなるエミッタ・第２ソ−ス
領域 １４ 第１ゲ−ト電極 １５ 第２ゲ−ト電極 １６ 金属電極 １７ １３、又は１９と２０の電極 １８ ゲ−ト電極 １９ エミッタ領域 ２０ 第２ソ−ス領域 Ｂ ベ−ス Ｃ コレクタ Ｄ ドレイン Ｅ エミッタ Ｇ、Ｇ1 第１ゲ−ト Ｇ2 第２ゲ−ト Ｇ3 ゲ−ト Ｓ1 第１ソ−ス Ｓ2 第２ソ−ス ＭＯＳ１ ＭＯＳＦＥＴ １ ＭＯＳ２ ＭＯＳＦＥＴ ２ Ｂ.Ｊ.Ｔ. バイポ−ラ・トランジスタ ｂ ベ−ス電流
Claims (6)
- 【請求項１】 コレクタ・ドレイン領域となる一導電型
半導体基体、一導電型半導体基体表面に形成する逆導電
型半導体からなるベ−ス・チャネル領域、ベ−ス・チャ
ネル領域表面に形成する一導電型半導体からなる第１ソ
−ス領域とエミッタ・第２ソ−ス領域、第１ソ−ス領域
表面とコレクタ・ドレイン領域表面にまたがり、チャネ
ルを誘起させる第１ゲ−ト電極、第２ソ−ス領域表面と
コレクタ・ドレイン領域表面にまたがり、チャネルを誘
起させる第２ゲ−ト電極により構成し、第１ゲ−ト電極
と第２ゲ−ト電極を接続すると共に、第１ソ−ス領域表
面とベ−ス・チャネル領域表面を金属電極により短絡接
続したことを特徴とする伝導度変調型ＭＯＳＦＥＴ。 - 【請求項２】 第１ゲ−ト電極と第２ゲ−ト電極を接続
しないで、別個に外部電極として導出したことを特徴と
する請求項１の伝導度変調型ＭＯＳＦＥＴ。 - 【請求項３】 コレクタ・ドレイン領域となる一導電型
半導体基体、一導電型半導体基体表面に形成する逆導電
型半導体からなるベ−ス・チャネル領域、ベ−ス・チャ
ネル領域表面に形成する一導電型半導体からなる第１ソ
−ス領域とエミッタ・第２ソ−ス領域、第１ソ−ス領域
表面とコレクタ・ドレイン領域表面とエミッタ・第２ソ
−ス領域表面にまたがり二つのチャネルを誘起させるゲ
−ト電極により構成し、各ゲ−ト電極を接続すると共
に、第１ソ−ス領域表面とベ−ス・チャネル領域表面を
金属電極により短絡接続したことを特徴とする伝導度変
調型ＭＯＳＦＥＴ。 - 【請求項４】 各ゲ−ト電極を接続しないで、別個に外
部電極として導出したことを特徴とする請求項３の伝導
度変調型ＭＯＳＦＥＴ。 - 【請求項５】 エミッタ・第２ソ−ス領域を、エミッタ
領域と第２ソ−ス領域のそれぞれ独立した領域としたこ
とを特徴とする請求項１、請求項２、請求項３、又は請
求項４の伝導度変調型ＭＯＳＦＥＴ。（２） - 【請求項６】 ベ−ス・チャネル領域の繰返しピッチ
を、コレクタ・ドレイン領域中の少数キャリアの拡散長
の２倍以下としたことを特徴とする請求項１、請求項
２、請求項３、請求項４又は請求項５の伝導度変調型Ｍ
ＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22932792A JP3199857B2 (ja) | 1992-08-05 | 1992-08-05 | 伝導度変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22932792A JP3199857B2 (ja) | 1992-08-05 | 1992-08-05 | 伝導度変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661496A true JPH0661496A (ja) | 1994-03-04 |
| JP3199857B2 JP3199857B2 (ja) | 2001-08-20 |
Family
ID=16890417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22932792A Expired - Fee Related JP3199857B2 (ja) | 1992-08-05 | 1992-08-05 | 伝導度変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3199857B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012529178A (ja) * | 2009-06-02 | 2012-11-15 | クリー インコーポレイテッド | 制御可能なサージ電流耐性を有するパワースイッチング素子 |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
-
1992
- 1992-08-05 JP JP22932792A patent/JP3199857B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US9064840B2 (en) | 2007-02-27 | 2015-06-23 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| JP2012529178A (ja) * | 2009-06-02 | 2012-11-15 | クリー インコーポレイテッド | 制御可能なサージ電流耐性を有するパワースイッチング素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3199857B2 (ja) | 2001-08-20 |
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Legal Events
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