JPH0654796B2 - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPH0654796B2 JPH0654796B2 JP61163833A JP16383386A JPH0654796B2 JP H0654796 B2 JPH0654796 B2 JP H0654796B2 JP 61163833 A JP61163833 A JP 61163833A JP 16383386 A JP16383386 A JP 16383386A JP H0654796 B2 JPH0654796 B2 JP H0654796B2
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- semiconductor
- electrode
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は入力側に相補形絶縁ゲート電界効果トランジス
タ（Ｃ・ＭＯＳＦＥＴ），出力側にバイポーラトランジ
スタを設けた複合半導体装置に係り、特に製作しやすく
高性能化に好適な構造に関する。
タ（Ｃ・ＭＯＳＦＥＴ），出力側にバイポーラトランジ
スタを設けた複合半導体装置に係り、特に製作しやすく
高性能化に好適な構造に関する。
（従来の技術） 第３図は、特開昭５７−１８３０６７号公報に示された
Ｃ・ＭＯＳＦＥＴとバイポーラトランジスタを同一半導
体基体上に作成した従来の複合半導体装置２を示す。
Ｃ・ＭＯＳＦＥＴとバイポーラトランジスタを同一半導
体基体上に作成した従来の複合半導体装置２を示す。
この半導体装置２では、例えば結晶成長により、ｎ＋基
盤１１上にｎ−層１２が形成され、さらにｎ−層１２内
にｐ層２１が、ｐ層２１内に独立してｎ層３１及びｎ層
３２がそれぞれ形成される。そしてさらに、ｎ層３１内
にはｐ層４１が形成されている。
盤１１上にｎ−層１２が形成され、さらにｎ−層１２内
にｐ層２１が、ｐ層２１内に独立してｎ層３１及びｎ層
３２がそれぞれ形成される。そしてさらに、ｎ層３１内
にはｐ層４１が形成されている。
ｎ層３１とｐ層４１はエミッタ電極５２で短絡されてい
る。また、ｎ＋基盤１１にはコレクタ電極５１が低抵抗
接触している。電極５３は、ｎ層３２とｐ層２１を短絡
している。ｎ＋基盤１１，ｎ−層１２，ｐ層２１および
ｎ層３１でバイポーラトランジスタＴｒ１が構成されて
いる。
る。また、ｎ＋基盤１１にはコレクタ電極５１が低抵抗
接触している。電極５３は、ｎ層３２とｐ層２１を短絡
している。ｎ＋基盤１１，ｎ−層１２，ｐ層２１および
ｎ層３１でバイポーラトランジスタＴｒ１が構成されて
いる。
また、ｎ−１２・ｐ層２１・ｎ層３２の間、及びｐ層２
１・ｎ層３１・ｐ層４１の間の半導体基体の上主表面上
にはゲート絶縁膜１０１，１０２を介してゲート電極５
４，５６が設けられてそれぞれｎ型チャンネルＭＯＳＦ
ＥＴ・Ｔｒ４、およびｐ型チャンネルＭＯＳＦＥＴ・Ｔ
ｒ３が形成されている。そして、各々のＭＯＳゲート電
極５４，５６を短絡することによってＣ・ＭＯＳＦＥＴ
が構成されている。
１・ｎ層３１・ｐ層４１の間の半導体基体の上主表面上
にはゲート絶縁膜１０１，１０２を介してゲート電極５
４，５６が設けられてそれぞれｎ型チャンネルＭＯＳＦ
ＥＴ・Ｔｒ４、およびｐ型チャンネルＭＯＳＦＥＴ・Ｔ
ｒ３が形成されている。そして、各々のＭＯＳゲート電
極５４，５６を短絡することによってＣ・ＭＯＳＦＥＴ
が構成されている。
第３図の複合半導体装置２の等価回路を第４図に示す。
エミッタ電極５２に対して正電位となる電圧をコレクタ
電極５１に加えた状態で、第３図中に示したように、ゲ
ートＧに正電位を加えた時に流れるＭＯＳＦＥＴ・Ｔｒ
４の電子電流を電極５３を介して正孔電流に変換
し、ｎ層３１・ｐ層２１・ｎ層１２からなるｎｐｎトラ
ンジスタＴｒ１のベース電流としている。
電極５１に加えた状態で、第３図中に示したように、ゲ
ートＧに正電位を加えた時に流れるＭＯＳＦＥＴ・Ｔｒ
４の電子電流を電極５３を介して正孔電流に変換
し、ｎ層３１・ｐ層２１・ｎ層１２からなるｎｐｎトラ
ンジスタＴｒ１のベース電流としている。
このベース電流によってｎ層３１より電子がｐ層２１
へ注入され、複合半導体装置２はターンオンする。
へ注入され、複合半導体装置２はターンオンする。
一方、ゲートＧに負の電位を加えると、Ｔｒ４がオフと
なって、ベース電流が遮断されるので、ｎ層３１よりの
電子の注入がなくなる。これと同時にＴｒ３が導通す
る結果、ｐ層２１及びｎ層１２に蓄積された過剰キャリ
アを、Ｔｒ３を通じてエミッタ電極５２へ急速に収集で
きる。それ故に、複合半導体装置２を高速にターンオフ
することができる。
なって、ベース電流が遮断されるので、ｎ層３１よりの
電子の注入がなくなる。これと同時にＴｒ３が導通す
る結果、ｐ層２１及びｎ層１２に蓄積された過剰キャリ
アを、Ｔｒ３を通じてエミッタ電極５２へ急速に収集で
きる。それ故に、複合半導体装置２を高速にターンオフ
することができる。
このような複合半導体装置は、ＭＯＳゲートを用いてい
るためゲートでの消費電力が小さく、しかもバイポーラ
トランジスタＴｒ１を用いるため単体のＭＯＳＦＥＴ以
上の電力を供給することができ、さらに高速でスイッチ
ングできるという特長をもっている。
るためゲートでの消費電力が小さく、しかもバイポーラ
トランジスタＴｒ１を用いるため単体のＭＯＳＦＥＴ以
上の電力を供給することができ、さらに高速でスイッチ
ングできるという特長をもっている。
（発明が解決しようとする問題点） 前記した従来の複合半導体装置では、ｎ−層１２，ｐ層
２１，ｎ層３１，ｐ層４１とｐｎｐｎの４層構造の形成
が必須である。
２１，ｎ層３１，ｐ層４１とｐｎｐｎの４層構造の形成
が必須である。
エミッタ電極５２等が設けられる半導体基体の上主表面
側から、不純物拡散でこれらの各層を形成する場合に、
Ｔｒ１の電流増幅率を高くするためには、上部の層ほど
キャリア濃度を高くする必要があるので、最上層のｐ層
４１を所望の値に高濃度化することは物性的に非常に難
しい。
側から、不純物拡散でこれらの各層を形成する場合に、
Ｔｒ１の電流増幅率を高くするためには、上部の層ほど
キャリア濃度を高くする必要があるので、最上層のｐ層
４１を所望の値に高濃度化することは物性的に非常に難
しい。
さらに、ｎ層３１を高濃度化すると、Ｔｒ３のしきい値
電圧が非常に大きくなるという欠点がある。
電圧が非常に大きくなるという欠点がある。
また、これらの各層を結晶成長で形成する方法もある
が、製作工程が非常に煩雑になるという難点がある。
が、製作工程が非常に煩雑になるという難点がある。
また、第３図の装置の導通時の電流は、Ｔｒ１に流れ込
むベース電流、つまりＴｒ４の電流で決っており、その
結果、この複合半導体装置２の電流はＴｒ４のオン抵抗
Ｒ（第３図）で制限され、単体のバイポーラトランジス
タ並みの電力を取り出すことが難しいという問題があっ
た。
むベース電流、つまりＴｒ４の電流で決っており、その
結果、この複合半導体装置２の電流はＴｒ４のオン抵抗
Ｒ（第３図）で制限され、単体のバイポーラトランジス
タ並みの電力を取り出すことが難しいという問題があっ
た。
さらに、この複合半導体装置は、第３図から明らかなよ
うに、縦方向にｐｎｐｎのサイリスタ構造をもつので、
ラッチアップ（ターンオン）する危険性があり、一旦ラ
ッチアップするとゲートでは制御できなくなるという不
具合もある。
うに、縦方向にｐｎｐｎのサイリスタ構造をもつので、
ラッチアップ（ターンオン）する危険性があり、一旦ラ
ッチアップするとゲートでは制御できなくなるという不
具合もある。
本発明の目的は、製作が容易で、縦方向にサイリスタ構
造をもたず、、しかも大電力を引き出すことのできる、
バイポーラトランジスタとＣ・ＭＯＳＦＥＴの複合半導
体装置を提供することにある。
造をもたず、、しかも大電力を引き出すことのできる、
バイポーラトランジスタとＣ・ＭＯＳＦＥＴの複合半導
体装置を提供することにある。
（問題点を解決するための手段） 前記の目的は、第１導電型の第１の半導体領域内に独立
に、かつ半導体基板の１主面に露出するように設けた第
２導電型の第２の半導体領域及び第３の半導体領域と、
前記第２の半導体領域内に独立に、かつ、半導体基板の
１主面に露出するように設けた第１導電型の第４の半導
体領域及び第５の半導体領域と、該第５の半導体領域お
よび第１の半導体領域に挾まれて前記１主面に露出す
る、前記第２の半導体領域上に形成された第１の絶縁ゲ
ート電極と、前記第２の半導体領域および第３の半導体
領域に挾まれて前記１主面に露出する、前記第１の半導
体領域上に形成された第２の絶縁ゲート電極と、第４の
半導体領域と第３の半導体領域を短絡する電極と、第２
の半導体領域と第５の半導体領域を短絡する電極と、第
１の半導体領域に設けた電極とを備えることによって達
成される。
に、かつ半導体基板の１主面に露出するように設けた第
２導電型の第２の半導体領域及び第３の半導体領域と、
前記第２の半導体領域内に独立に、かつ、半導体基板の
１主面に露出するように設けた第１導電型の第４の半導
体領域及び第５の半導体領域と、該第５の半導体領域お
よび第１の半導体領域に挾まれて前記１主面に露出す
る、前記第２の半導体領域上に形成された第１の絶縁ゲ
ート電極と、前記第２の半導体領域および第３の半導体
領域に挾まれて前記１主面に露出する、前記第１の半導
体領域上に形成された第２の絶縁ゲート電極と、第４の
半導体領域と第３の半導体領域を短絡する電極と、第２
の半導体領域と第５の半導体領域を短絡する電極と、第
１の半導体領域に設けた電極とを備えることによって達
成される。
（作用） 本発明の複合半導体装置では、第３図の従来例で必要で
あった最上層のｐ領域４１を不必要としたのでｐｎｐｎ
の４層構造を必要とせず、３層構造で済むことになり、
その構造および製造工程を簡略化し、信頼性を向上する
ことができる。
あった最上層のｐ領域４１を不必要としたのでｐｎｐｎ
の４層構造を必要とせず、３層構造で済むことになり、
その構造および製造工程を簡略化し、信頼性を向上する
ことができる。
さらに、ｎ−層１２に生じる過剰キャリア（正孔）に
よってそのオン抵抗Ｒを低減させることができるので、
大電流化が達成される。
よってそのオン抵抗Ｒを低減させることができるので、
大電流化が達成される。
（実施例） 以下、本発明の一実施例を第１図および第２図により説
明する。
明する。
本発明の複合半導体装置１においては、例えばｎ＋基盤
１１上にｎ−層１２（第１の半導体領域）が形成され、
ｎ−層１２内には、ｐ層２１（第２の半導体領域）およ
びこれから独立したｐ層２２（第３の半導体領域）が形
成されている。さらにｐ層２１内には、ｎ層３１（第４
の半導体領域）と３２（第５の半導体領域）がそれぞれ
独立に形成されている。
１１上にｎ−層１２（第１の半導体領域）が形成され、
ｎ−層１２内には、ｐ層２１（第２の半導体領域）およ
びこれから独立したｐ層２２（第３の半導体領域）が形
成されている。さらにｐ層２１内には、ｎ層３１（第４
の半導体領域）と３２（第５の半導体領域）がそれぞれ
独立に形成されている。
ＭＯＳゲート電極５４およびその下のゲート絶縁層１０
０は、ｎ層３２，ｐ層２１，ｎ−層１２およびｐ層２２
上にまたがって形成されており、ｐ層２２は、その上の
電極５５およびｎ層３１上の電極５２を介してｎ層３１
と短絡されている。
０は、ｎ層３２，ｐ層２１，ｎ−層１２およびｐ層２２
上にまたがって形成されており、ｐ層２２は、その上の
電極５５およびｎ層３１上の電極５２を介してｎ層３１
と短絡されている。
第１図から分るように、ｎ＋基盤１１，ｎ−層１２，ｐ
層２１およびｎ層３１でバイポーラトランジスタＴｒ１
が形成され、ｎ−層１２，ｐ層２１，ｎ層３２およびゲ
ート絶縁膜１００，ゲート電極５４によってｎ型チャン
ネルＭＯＳＦＥＴ・Ｔｒ２−１が形成され、またｐ層２
１，ｎ−層１２，ｐ層２２およびゲート絶縁膜１００，
ゲート電極５４によってｐ型チャンネルＭＯＳＦＥＴ・
Ｔｒ２−２が形成される。
層２１およびｎ層３１でバイポーラトランジスタＴｒ１
が形成され、ｎ−層１２，ｐ層２１，ｎ層３２およびゲ
ート絶縁膜１００，ゲート電極５４によってｎ型チャン
ネルＭＯＳＦＥＴ・Ｔｒ２−１が形成され、またｐ層２
１，ｎ−層１２，ｐ層２２およびゲート絶縁膜１００，
ゲート電極５４によってｐ型チャンネルＭＯＳＦＥＴ・
Ｔｒ２−２が形成される。
すなわち、この１対のＭＯＳＦＥＴ・Ｔｒ２−１および
Ｔｒ２−２はゲート絶縁膜１００とゲート電極５４を共
有する。また、電極５３はｐ層２１とｎ層３２とを短絡
する。ｐ層２２，ｎ−層１２，ｎ＋基盤１１はバイポー
ラトランジスタＴｒ１とは逆並列接続のダイオードを形
成している。
Ｔｒ２−２はゲート絶縁膜１００とゲート電極５４を共
有する。また、電極５３はｐ層２１とｎ層３２とを短絡
する。ｐ層２２，ｎ−層１２，ｎ＋基盤１１はバイポー
ラトランジスタＴｒ１とは逆並列接続のダイオードを形
成している。
第２図は第１図の等価回路である。ここで、バイポーラ
トランジスタＴｒ１のコレクタＣとＰ型チャンネルＭＯ
ＳＦＥＴ・Ｔｒ２−２のチャンネル領域を接続している
が、これは、ｎ−層１２が該ＭＯＳＦＥＴ・Ｔｒ２−２
のチャンネル領域となっているためである。
トランジスタＴｒ１のコレクタＣとＰ型チャンネルＭＯ
ＳＦＥＴ・Ｔｒ２−２のチャンネル領域を接続している
が、これは、ｎ−層１２が該ＭＯＳＦＥＴ・Ｔｒ２−２
のチャンネル領域となっているためである。
この装置１のコレクタ電極５１に、エミッタ電極５２に
対し正電位となる電圧を加えた状態で、ゲートＧに正の
電圧を加えると、ＭＯＳゲート電極５４下のｐ層２１に
ｎ型チャンネル層が形成され、ｎ−層１２，ｐ層２１お
よびｎ層３２からなるｎ型チャンネルＭＯＳＦＥＴ・Ｔ
ｒ２−１が導通する。
対し正電位となる電圧を加えた状態で、ゲートＧに正の
電圧を加えると、ＭＯＳゲート電極５４下のｐ層２１に
ｎ型チャンネル層が形成され、ｎ−層１２，ｐ層２１お
よびｎ層３２からなるｎ型チャンネルＭＯＳＦＥＴ・Ｔ
ｒ２−１が導通する。
そして、前記Ｔｒ２−１の電子電流が電極５３で正孔
のベース電流に変換され、ｎ層３１からＴｒ１のｐベ
ース層２１へ電子が注入される結果、複合半導体装置
１はターンオンする。
のベース電流に変換され、ｎ層３１からＴｒ１のｐベ
ース層２１へ電子が注入される結果、複合半導体装置
１はターンオンする。
反対に、ゲートＧに負の電圧を加えると、ｐ層２１のｎ
チャンネルは遮断され、Ｔｒ２−１からの電子の注入
はなくなる。これと同時に、ｐ層２１，ｎ−層１２，お
よびｐ層２２からなるｐ型チャンネルＭＯＳＦＥＴ・Ｔ
ｒ２−２が導通し、ｐ層２１が前記ＭＯＳＦＥＴ・Ｔｒ
２−２および電極５５を介してコミッタ電極５２と短絡
される。
チャンネルは遮断され、Ｔｒ２−１からの電子の注入
はなくなる。これと同時に、ｐ層２１，ｎ−層１２，お
よびｐ層２２からなるｐ型チャンネルＭＯＳＦＥＴ・Ｔ
ｒ２−２が導通し、ｐ層２１が前記ＭＯＳＦＥＴ・Ｔｒ
２−２および電極５５を介してコミッタ電極５２と短絡
される。
その結果、ｐ層２１及びｎ−層１２に蓄積された過剰キ
ャリアがエミッタ電極５２へ急速に収集される。また、
ｎ−層１２中における正孔は、ＭＯＳゲート電極５４の
電位によってｐ層２１へドリフトした後、チャンネルを
介してｐ層２２へ流れ、エミッタ電極５２へ収集され
る。更に、ｎ−層１２の正孔の一部は、ドリフトにより
直接ｐ層２２へ流れてエミッタ電極５２へ収集される。
ャリアがエミッタ電極５２へ急速に収集される。また、
ｎ−層１２中における正孔は、ＭＯＳゲート電極５４の
電位によってｐ層２１へドリフトした後、チャンネルを
介してｐ層２２へ流れ、エミッタ電極５２へ収集され
る。更に、ｎ−層１２の正孔の一部は、ドリフトにより
直接ｐ層２２へ流れてエミッタ電極５２へ収集される。
このように、過剰キャリアを収集する経路が複数存在す
るために、本発明になる複合半導体装置１は高速にター
ンオフする。
るために、本発明になる複合半導体装置１は高速にター
ンオフする。
以上のように、本発明の複合半導体装置１は、従来の装
置２と同様の動作がより高速で可能であり、しかも従来
の装置２にはない次の利点を有している。
置２と同様の動作がより高速で可能であり、しかも従来
の装置２にはない次の利点を有している。
(1)ｎ層１１，１２・ｐ層２１，２２・ｎ層３１，３２
のｎｐｎ３層構造であり、従来のバイポーラトランジス
タやパワーＭＯＳＦＥＴと同様の単純な工程で作ること
ができ、しかも複合半導体装置のターンオン用とオーン
オフ用のＭＯＳゲートが共通であるため従来のようにＭ
ＯＳゲートを２箇所設ける必要がないなど、製作工程が
非常に簡素化する。
のｎｐｎ３層構造であり、従来のバイポーラトランジス
タやパワーＭＯＳＦＥＴと同様の単純な工程で作ること
ができ、しかも複合半導体装置のターンオン用とオーン
オフ用のＭＯＳゲートが共通であるため従来のようにＭ
ＯＳゲートを２箇所設ける必要がないなど、製作工程が
非常に簡素化する。
(2)本発明では、第３図におけるｐ層４１に相当するも
のがなく、バイポーラトランジスタＴｒ１内は３層構造
であるために、ラッチアップにより、制御不能となる恐
れはない。
のがなく、バイポーラトランジスタＴｒ１内は３層構造
であるために、ラッチアップにより、制御不能となる恐
れはない。
(3)ターンオフ時の通路となるＭＯＳＦＥＴ・Ｔｒ２−
２はｎ−層１２がチャンネル領域となっているために、
第３図のＭＯＳＦＥＴ・Ｔｒ３が濃度の高いｎ層３１を
チャンネル領域としていることに比べて、しきい値電圧
が低くてすむ。
２はｎ−層１２がチャンネル領域となっているために、
第３図のＭＯＳＦＥＴ・Ｔｒ３が濃度の高いｎ層３１を
チャンネル領域としていることに比べて、しきい値電圧
が低くてすむ。
一例を示すと、第３図のｎ層３１の表面濃度を１×１０
20cm-3とした時、しきい値電圧は１３０Ｖになるが、本
発明では、第１図のｎ−層１２の濃度は２．５×１０14
cm-3程度であり、この時のしきい値電圧は０．６４Ｖで
あり、制御が容易となる。また、ｎ層３１の濃度を下げ
る必要はなく、エミッタ注入効率は低下しない。
20cm-3とした時、しきい値電圧は１３０Ｖになるが、本
発明では、第１図のｎ−層１２の濃度は２．５×１０14
cm-3程度であり、この時のしきい値電圧は０．６４Ｖで
あり、制御が容易となる。また、ｎ層３１の濃度を下げ
る必要はなく、エミッタ注入効率は低下しない。
(4)導通時にｎ層３１からｐ層２１へ注入した電子に
よって、ｎ−層１２内に生じた過剰キャリア（正孔
）、特にｐ層２１とｎ−層１２で形成されるコレクタ
接合近傍の過剰キャリアの一部は、ｐ層２２がエミッタ
電極５２と同電位となっているためにドリフトでｐ層２
２へ収集される このため、ＭＯＳゲート電極５４直下部分のｎ−層１２
における過剰キャリアの量が増え、ここにおけるコレク
タ抵抗Ｒは小さくなる。従って、従来ｎｐｎトランジス
タＴｒ１のベース電流を制限する原因となっていたコレ
クタ抵抗Ｒを正孔によって低減することができる。
よって、ｎ−層１２内に生じた過剰キャリア（正孔
）、特にｐ層２１とｎ−層１２で形成されるコレクタ
接合近傍の過剰キャリアの一部は、ｐ層２２がエミッタ
電極５２と同電位となっているためにドリフトでｐ層２
２へ収集される このため、ＭＯＳゲート電極５４直下部分のｎ−層１２
における過剰キャリアの量が増え、ここにおけるコレク
タ抵抗Ｒは小さくなる。従って、従来ｎｐｎトランジス
タＴｒ１のベース電流を制限する原因となっていたコレ
クタ抵抗Ｒを正孔によって低減することができる。
それによってＭＯＳＦＥＴ・Ｔｒ２−１の電流を増すこ
とができ、ひいてはバイポーラトランジスタＴｒ１の大
電流化が可能である。注入した電子が増ればさらに正
孔が増加して、コレクタ抵抗Ｒは小さくなり、この繰
り返しによって大電流化が可能となる。
とができ、ひいてはバイポーラトランジスタＴｒ１の大
電流化が可能である。注入した電子が増ればさらに正
孔が増加して、コレクタ抵抗Ｒは小さくなり、この繰
り返しによって大電流化が可能となる。
(5)さらに、本発明の複合半導体装置１はｐ層２２とｎ
−層１２およびｎ＋層１１とで、バイポーラトランジス
タＴｒ１と逆並列接続のｐｎダイオードｐを形成してい
るため、逆導通が可能という、従来の装置にはない特長
も合わせもっている。
−層１２およびｎ＋層１１とで、バイポーラトランジス
タＴｒ１と逆並列接続のｐｎダイオードｐを形成してい
るため、逆導通が可能という、従来の装置にはない特長
も合わせもっている。
この内蔵ダイオードＤは、フライホイールダイオードと
して利用できるため、新らたに複合半導体装置１にフラ
イホイールダイオードを外付ける必要はなく、装置全体
を小型化することができ、また、利用者は、フライホイ
ールダイオードを購入する必要がない。
して利用できるため、新らたに複合半導体装置１にフラ
イホイールダイオードを外付ける必要はなく、装置全体
を小型化することができ、また、利用者は、フライホイ
ールダイオードを購入する必要がない。
なお、以上では、ｎ＋基盤上に形成した本発明の複合半
導体装置について説明したが、各層の導電型を反転し、
ｐ＋基盤上に作成した装置についても同様の効果がある
ことは言うまでもない。
導体装置について説明したが、各層の導電型を反転し、
ｐ＋基盤上に作成した装置についても同様の効果がある
ことは言うまでもない。
第５図は、本発明をプレーナ型半導体装置に適用した他
の実施例の断面図を示す。この実施例は、高耐圧ＩＣに
本発明を適用した例である。なお、第５図で、第１図に
示したものと同一物、相当物には第１図と同一符号を付
けている。
の実施例の断面図を示す。この実施例は、高耐圧ＩＣに
本発明を適用した例である。なお、第５図で、第１図に
示したものと同一物、相当物には第１図と同一符号を付
けている。
この例では、高抵抗の多結晶シリコン６０の中に、図示
していない誘電体膜を介してｎ＋層１１，ｎ層１２，ｐ
層２１，２２，ｎ＋層３１，３２が形成されている。本
実施例でも、ｎ層３２（第５の半導体領域）、ｐ層２１
（第２の半導体領域）、ｎ−層１２（第１の半導体領
域）およびゲート絶縁膜１００、ゲート電極５４によっ
てｎ型チャネルＭＯＳＦＥＴが形成され、ｐ層２１、ｎ
−層１２、ｐ層２２（第３の半導体領域）およびゲート
絶縁膜１００、ゲート電極５４によってｐ型チャネルＭ
ＯＳＦＥＴが形成されている。
していない誘電体膜を介してｎ＋層１１，ｎ層１２，ｐ
層２１，２２，ｎ＋層３１，３２が形成されている。本
実施例でも、ｎ層３２（第５の半導体領域）、ｐ層２１
（第２の半導体領域）、ｎ−層１２（第１の半導体領
域）およびゲート絶縁膜１００、ゲート電極５４によっ
てｎ型チャネルＭＯＳＦＥＴが形成され、ｐ層２１、ｎ
−層１２、ｐ層２２（第３の半導体領域）およびゲート
絶縁膜１００、ゲート電極５４によってｐ型チャネルＭ
ＯＳＦＥＴが形成されている。
さらに、ｐ層２２、ｎ−層１２、ｎ＋層１１でダイオー
ドが形成され、ｎ−層１２がバイポーラトランジスタの
コレクタおよびｐ型チャネルＭＯＳＦＥＴのチャネル領
域を共有している。
ドが形成され、ｎ−層１２がバイポーラトランジスタの
コレクタおよびｐ型チャネルＭＯＳＦＥＴのチャネル領
域を共有している。
したがって、本実施例の等価回路も第２図と同様とな
り、本実施例でも第１実施例と同様の特徴を有してい
る。
り、本実施例でも第１実施例と同様の特徴を有してい
る。
さらに、本発明は高耐圧ＩＣばかりではなく、バイポー
ラトランジスタとＣ・ＭＯＳＦＥＴを集積化した所謂バ
イポーラ・ＣＭＯＳ・ＬＳＩにも適用できることは言う
までもない。
ラトランジスタとＣ・ＭＯＳＦＥＴを集積化した所謂バ
イポーラ・ＣＭＯＳ・ＬＳＩにも適用できることは言う
までもない。
（発明の効果） 本発明によれば、ｎｐｎの３層構造で、ラッチアップを
生じないＣ・ＭＯＳＦＥＴとバイポーラトランジスタの
複合半導体装置を製作でき、また過剰キャリアによって
ベース電流を増やすことができるので、製作が容易で大
電流化が可能である。
生じないＣ・ＭＯＳＦＥＴとバイポーラトランジスタの
複合半導体装置を製作でき、また過剰キャリアによって
ベース電流を増やすことができるので、製作が容易で大
電流化が可能である。
第１図は本発明の一実施例を示す断面図、第２図は第１
図の装置の等価回路図、第３図は従来例を示す断面図、
第４図は第３図の従来例の等価回路、第５図は本発明の
他の実施例の断面図である。 １……複合半導体装置、１１……ｎ＋層（基板）、１２
……ｎ−層、２１，２２……ｐ層、３１，３２……ｎ
層、Ｔｒ２−１，Ｔｒ２−２……ＭＯＳＦＥＴ
図の装置の等価回路図、第３図は従来例を示す断面図、
第４図は第３図の従来例の等価回路、第５図は本発明の
他の実施例の断面図である。 １……複合半導体装置、１１……ｎ＋層（基板）、１２
……ｎ−層、２１，２２……ｐ層、３１，３２……ｎ
層、Ｔｒ２−１，Ｔｒ２−２……ＭＯＳＦＥＴ
Claims (3)
- 【請求項１】第１導電型の第１の半導体領域内に独立
に、かつ半導体基板の１主面に露出するように設けた第
２導電型の第２の半導体領域及び第３の半導体領域と、 前記第２の半導体領域内に独立に、かつ半導体基板の１
主面に露出するように設けた第１導電型の第４の半導体
領域及び第５の半導体領域と、 該第５の半導体領域および第１の半導体領域に挾まれて
前記１主面に露出する前記第２の半導体領域上に、ゲー
ト絶縁膜を介して形成された第１のＦＥＴ用絶縁ゲート
電極と、 前記第２の半導体領域および第３の半導体領域に挾まれ
て前記１主面に露出する前記第１の半導体領域上に、ゲ
ート絶縁膜を介して形成された第２のＦＥＴ用絶縁ゲー
ト電極と、 第４の半導体領域と第３の半導体領域を短絡する電極配
線と、 第２の半導体領域と第５の半導体領域を短絡する電極
と、 第１の半導体領域に設けた電極とを有し、 前記第１および第２のＦＥＴ用絶縁ゲート電極が相互に
短絡されたことを特徴とする複合半導体装置。 - 【請求項２】第１および第２のＦＥＴ用絶縁ゲート電極
が、前記第１および第２の半導体領域上にまたがって一
体的に形成されたことを特徴とする前記特許請求の範囲
第１項記載の複合半導体装置。 - 【請求項３】第１，第２，および第４の半導体領域が縦
型トランジスタを構成することを特徴とする前記特許請
求の範囲第１項または第２項に記載の複合半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163833A JPH0654796B2 (ja) | 1986-07-14 | 1986-07-14 | 複合半導体装置 |
| DE87110100T DE3787763T2 (de) | 1986-07-14 | 1987-07-13 | Zusammengesetzte Halbleiteranordnung. |
| CA000542081A CA1279409C (en) | 1986-07-14 | 1987-07-13 | Composite semiconductor device |
| EP87110100A EP0253353B1 (en) | 1986-07-14 | 1987-07-13 | Composite semiconductor device |
| US07/285,328 US4935799A (en) | 1986-07-14 | 1988-12-13 | Composite semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163833A JPH0654796B2 (ja) | 1986-07-14 | 1986-07-14 | 複合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6319845A JPS6319845A (ja) | 1988-01-27 |
| JPH0654796B2 true JPH0654796B2 (ja) | 1994-07-20 |
Family
ID=15781611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163833A Expired - Lifetime JPH0654796B2 (ja) | 1986-07-14 | 1986-07-14 | 複合半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4935799A (ja) |
| EP (1) | EP0253353B1 (ja) |
| JP (1) | JPH0654796B2 (ja) |
| CA (1) | CA1279409C (ja) |
| DE (1) | DE3787763T2 (ja) |
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| USRE35642E (en) * | 1987-12-22 | 1997-10-28 | Sgs-Thomson Microelectronics, S.R.L. | Integrated high-voltage bipolar power transistor and low voltage MOS power transistor structure in the emitter switching configuration and relative manufacturing process |
| US5247200A (en) * | 1989-02-16 | 1993-09-21 | Kabushiki Kaisha Toshiba | MOSFET input type BiMOS IC device |
| JPH0831541B2 (ja) * | 1989-02-16 | 1996-03-27 | 株式会社東芝 | 半導体集積回路 |
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| US6242967B1 (en) | 1998-06-15 | 2001-06-05 | Fuji Electric Co., Ltd. | Low on resistance high speed off switching device having unipolar transistors |
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|---|---|---|---|---|
| DE2539967C2 (de) * | 1975-09-02 | 1984-06-28 | Siemens AG, 1000 Berlin und 8000 München | Logikgrundschaltung |
| US4150392A (en) * | 1976-07-31 | 1979-04-17 | Nippon Gakki Seizo Kabushiki Kaisha | Semiconductor integrated flip-flop circuit device including merged bipolar and field effect transistors |
| JPS586234B2 (ja) * | 1977-11-17 | 1983-02-03 | 富士通株式会社 | 半導体記憶装置 |
| NL8005995A (nl) * | 1980-11-03 | 1982-06-01 | Philips Nv | Halfgeleiderinrichting. |
| DE3103444A1 (de) * | 1981-02-02 | 1982-10-21 | Siemens AG, 1000 Berlin und 8000 München | Vertikal-mis-feldeffekttransistor mit kleinem durchlasswiderstand |
| JPS57160159A (en) * | 1981-03-28 | 1982-10-02 | Toshiba Corp | High breakdown voltage planar type semiconductor device |
| FR2505102B1 (fr) * | 1981-04-29 | 1986-01-24 | Radiotechnique Compelec | Amplificateur de type darlington forme d'un transistor a effet de champ et d'un transistor bipolaire, et sa realisation en structure semi-conductrice integree |
| US4622573A (en) * | 1983-03-31 | 1986-11-11 | International Business Machines Corporation | CMOS contacting structure having degeneratively doped regions for the prevention of latch-up |
| US4698655A (en) * | 1983-09-23 | 1987-10-06 | Motorola, Inc. | Overvoltage and overtemperature protection circuit |
| GB2164790A (en) * | 1984-09-19 | 1986-03-26 | Philips Electronic Associated | Merged bipolar and field effect transistors |
-
1986
- 1986-07-14 JP JP61163833A patent/JPH0654796B2/ja not_active Expired - Lifetime
-
1987
- 1987-07-13 EP EP87110100A patent/EP0253353B1/en not_active Expired - Lifetime
- 1987-07-13 DE DE87110100T patent/DE3787763T2/de not_active Expired - Fee Related
- 1987-07-13 CA CA000542081A patent/CA1279409C/en not_active Expired - Lifetime
-
1988
- 1988-12-13 US US07/285,328 patent/US4935799A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0253353B1 (en) | 1993-10-13 |
| DE3787763D1 (de) | 1993-11-18 |
| DE3787763T2 (de) | 1994-04-28 |
| US4935799A (en) | 1990-06-19 |
| JPS6319845A (ja) | 1988-01-27 |
| EP0253353A2 (en) | 1988-01-20 |
| EP0253353A3 (en) | 1989-02-08 |
| CA1279409C (en) | 1991-01-22 |
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