JPH0661845A

JPH0661845A - 可変分周回路

Info

Publication number: JPH0661845A
Application number: JP21165892A
Authority: JP
Inventors: Tsuzumi Tsuji; 鼓辻; Toshihiko Ichioka; 俊彦市岡; Yasushi Kawakami; 康川上
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-08-07
Filing date: 1992-08-07
Publication date: 1994-03-04

Abstract

(57)【要約】【目的】回路形成面積を削減すると共に消費電力を低
減する。【構成】制御信号ＭＣが“Ｌ”のとき、トランスファ
ゲート３１がオフし、ノードＮ３０がインピーダンス素
子３２の働きによって“Ｌ”になる。Ｄ−ＦＦ１１の正
相出力端子Ｑ１１ａの出力信号がＮＯＲ４０で反転され
て該Ｄ−ＦＦ１１の入力端子Ｄ１１に帰還される。これ
により、クロック信号ＣＫが１／２分周された出力信号
がＤ−ＦＦ２１を通して出力端子ＯＵＴから出力され
る。ＭＣが“Ｈ”のとき、トランスファゲート３１がオ
ンし、Ｄ−ＦＦ２１の正相出力端子Ｑ２１ａの出力信号
がトランスファゲート３１を介してＮＯＲ４０に帰還さ
れる。これにより、ＣＫが１／３分周された信号がＯＵ
Ｔから出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路におけ
る可変分周回路に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、電子通信学会総合全国大会講演論文集Ｓ７−４（昭５
６）山下・加地・叶多・関根著「１ＧＨ_Z直接帰還型２
−モジュラスプリスケラＭＳＩ」Ｐ．３−２６４〜３−
３６５に記載されるものがあった。以下、その構成を図を用い
て説明する。

【０００３】第２図は、従来の可変分周回路の一構成例
を示す回路図である。この可変分周回路は、分周数切換
用の制御信号ＭＣによって１／４分周と１／５分周の切
換えが可能な回路であり、３段の遅延型フリップフロッ
プ（以下、Ｄ−ＦＦという）１，２，３を備えている。
各Ｄ−ＦＦ１，２，３は、クロック端子Ｃ１，Ｃ２，Ｃ
３に入力されるクロック信号ＣＫの立上がりに同期して
入力端子Ｄ１，Ｄ２，Ｄ３のデータを取り込み、それに
応じたデータを相補的な正相出力端子Ｑ１ａ，Ｑ２ａ，
Ｑ３ａおよび逆相出力端子Ｑ１ｂ，Ｑ２ｂ，Ｑ３ｂから
それぞれ出力する機能を有している。３段のＤ−ＦＦ
１，２，３は縦続接続され、その最終段のＤ−ＦＦ３の
正相出力端子Ｑ３ａが出力端子ＯＵＴに接続されると共
に、分周数切換用の２入力ＡＮＤゲート４の一方の入力
側に接続されている。２入力ＡＮＤゲート４の他方の入
力側には、分周数切換用の制御信号ＭＣが入力され、そ
の出力側ノードＮ４が、信号帰還用の２入力ＮＯＲゲー
ト５の一方の入力側に接続されている。２入力ＮＯＲゲ
ート５の他方の入力側は、Ｄ−ＦＦ２の正相出力端子Ｑ
２ａに接続され、該ＯＲゲート５の出力側ノードＮ５
が、初段のＤ−ＦＦ１の入力端子Ｄ１に接続されてい
る。

【０００４】図３は、図２の可変分周回路の動作を示す
タイミングチャートであり、この図を参照しつつ、図２
の動作を説明する。この可変分周回路では、Ｄ−ＦＦ
１，２およびＯＲゲート５でリングカウンタが構成さ
れ、さらにＤ−ＦＦ３でシフトレジスタが構成され、次
のような動作を行う。分周数切換用の制御信号ＭＣが
“Ｌ”レベルの場合、ＡＮＤゲート４がオフ状態とな
り、その出力側ノードＮ４が“Ｌ”レベルになる。する
と、ＯＲゲート５は、Ｄ−ＦＦ２の正相出力端子Ｑ２ａ
から出力された帰還信号をそのまま出力ノードＮ５を介
してＤ−ＦＦ１の入力端子Ｄ１へ帰還させる。そして、
クロック信号ＣＫによってＤ−ＦＦ１および２がシフト
動作し、該クロック信号ＣＫが１／４分周されて出力端
子ＯＵＴから出力される。制御信号ＭＣが“Ｈ”レベル
の場合、ＡＮＤゲート４がオン状態となり、Ｄ−ＦＦ３
の正相出力端子Ｑ３ａから出力された帰還信号が該ＡＮ
Ｄゲート４を通してその出力側ノードＮ４へ送られる。
ノードＮ４へ送られた信号は、ＯＲゲート５を通してそ
の出力側ノードＮ５からＤ−ＦＦ１の入力端子Ｄ１へ送
られる。その結果、Ｄ−ＦＦ１を介してＤ−ＦＦ２の正
相出力端子Ｑ２ａから出力される帰還信号がＤ−ＦＦ３
でシフトされ、クロック信号ＣＫが１／５分周された信
号が出力端子ＯＵＴから出力されることになる。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
可変分周回路では、Ｄ−ＦＦ１，２，３の他に、ＡＮＤ
ゲート４とＮＯＲゲート５の２つのゲート回路を必要と
するため、回路形成面積が増大すると共に、消費電力が
増大するという問題があり、それらを比較的簡単な回路
構成で解決することが困難であった。本発明は、前記従
来技術が持ってた課題として、回路形成面積の増大や消
費電力の増大という点ついて解決した可変分周回路を提
供するものである。

【０００６】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、クロック信号の分周数を変えること
ができる可変分周回路において、クロック信号により動
作する第１のシフトレジスタと、前記第１のシフトレジ
スタの出力を帰還信号により開閉して前記第１のシフト
レジスタの入力側へ帰還する第１のゲート回路と、前記
クロック信号により動作し、前記第１のシフトレジスタ
の出力を入力する第２のシフトレジスタと、前記第２の
シフトレジスタの出力を入力し、制御信号により開閉し
て前記帰還信号を出力する第２のゲート回路とを備えて
いる。そして、前記第１または第２のゲート回路、ある
いはそれらの第１および第２のゲート回路を、前記帰還
信号または制御信号により開閉制御されるトランスファ
ゲートと、該トランスファゲートの開状態ときに電位が
不定となる端子を一定電位に設定するインピーダンス素
子とで、構成している。第２の発明では、クロック信号
により動作する第１のシフトレジスタと、前記第１のシ
フトレジスタの出力を帰還信号により開閉して前記第１
のシフトレジスタの入力側へ帰還する第１のゲート回路
と、前記第１のシフトレジスタの出力を入力し、制御信
号により開閉して出力する第２のゲート回路と、前記ク
ロック信号により動作し、前記第２のゲート回路の出力
を入力して所定のタイミングで前記帰還信号を出力する
第２のシフトレジスタとを備えている。そして、前記第
１または第２のゲート回路、あるいはそれらの第１およ
び第２のゲート回路を、前記帰還信号または制御信号に
より開閉制御されるトランスファゲートと、該トランス
ファゲートの開状態ときに電位が不定となる端子を一定
電位に設定するインピーダンス素子とで、構成してい
る。

【０００７】

【作用】第１および第２の発明によれば、以上のように
可変分周回路を構成したので、トランスファゲートは、
シフトレジスタからの帰還信号または制御信号によって
開閉制御され、クロック信号の分周数を変える働きがあ
る。また、トランスファゲートがオフ状態のときに、電
位が不定となる端子がインピーダンス素子によって一定
電位に設定されるので、該トランスファゲートにおける
信号伝送が的確に行われる。トランスファゲートは少な
い素子数で構成でき、しかも電流を消費しないので、回
路形成面積および消費電力の低減化が図れる。従って、
前記課題を解決できるのである。

【０００８】

【実施例】第１の実施例図１は、本発明の第１の実施例を示す可変分周回路の回
路図である。この可変分周回路は、分周数切換用の制御
信号ＭＣによってクロック信号ＣＫの分周数を１／２と
１／３に切換える回路であり、該クロック信号ＣＫによ
って動作する２段のシフトレジスタ１０，２０を有し、
その出力側が出力端子ＯＵＴに接続されている。各シフ
トレジスタ１０，２０は、入力端子Ｄ１１，Ｄ２１、ク
ロック信号ＣＫが入力されるクロック端子Ｃ１１，Ｃ２
１、および正相出力端子Ｑ１１ａ，Ｑ２１ａを有するＤ
−ＦＦ１１，２１でそれぞれ構成されている。Ｄ−ＦＦ
１１の正相出力端子Ｑ１１ａはＤ−ＦＦ２１の入力端子
Ｄ２１に接続され、該Ｄ−ＦＦ２１の正相出力端子Ｑ２
１ａが出力端子ＯＵＴに接続されている。Ｄ−ＦＦ２１
の正相出力端子Ｑ２１ａは第２のゲート回路３０に帰還
接続され、該ゲート回路３０の出力側が第１のゲート回
路、例えば２入力ＮＯＲゲート４０に接続され、該ＮＯ
Ｒゲート４０の出力側がＤ−ＦＦ１１の入力端子Ｄ１１
に接続されている。

【０００９】ゲート回路３０は、制御信号ＭＣによりゲ
ート制御される電界効果トランジスタ（以下、ＦＥＴと
いう）からなるトランスファゲート３１と、該トランス
ファゲート３１がオフ状態のときにそのソース側ノード
Ｎ３０の電位を“Ｌ”レベルにするためのインピーダン
ス素子３２とで、構成されている。トランスファゲート
３１のドレインは出力端子ＯＵＴに接続され、そのソー
ス側ノードＮ３０が、インピーダンス素子３２を介して
グランドに接続されると共に、２入力ＮＯＲゲート４０
の一方の入力側に接続されている。トランスファゲート
３１は、制御信号ＭＣが“Ｈ”レベルのときにオン状
態、“Ｌ”レベルのときにオフ状態となる機能を有して
いる。インピーダンス素子３２は、抵抗素子等で構成さ
れ、トランスファゲート３１がオフ状態のときにそのソ
ース側ノードＮ３０の電位を“Ｌ”レベルにする機能を
有している。このインピーダンス素子３２のインピーダ
ンスは、Ｄ−ＦＦ２１の出力インピーダンスと、トラン
スファゲート３１のオン状態のときのドレイン・ソース
間インピーダンスとの和より十分大きく設定されてい
る。ノードＮ３０が一方の入力側に接続された２入力Ｎ
ＯＲゲート４０は、他方の入力側がＤ−ＦＦ１１の正相
出力端子Ｑ１１ａに接続され、該ＮＯＲゲート４０の出
力側が該Ｄ−ＦＦ１１の入力端子Ｄ１１に接続されてい
る。

【００１０】図４は、図１の可変分周回路の動作を示す
タイミングチャートであり、この図を参照しつつ、図１
の動作を説明する。図１の可変分周回路は、図４に示す
ように時刻ｔ１，ｔ２，ｔ３，…時におけるクロック信
号ＣＫの立下りに同期して動作する回路である。時刻ｔ
４前において制御信号ＭＣが“Ｌ”レベルのとき、トラ
ンスファゲート３１がオフ状態となり、そのソース側ノ
ードＮ３０がインピーダンス素子３２の働きによって
“Ｌ”レベルになる。すると、ＮＯＲゲート４０はＤ−
ＦＦ１１の正相出力端子Ｑ１１ａの出力信号を反転して
該Ｄ−ＦＦ１１の入力端子Ｄ１１に帰還入力する。これ
により、ＮＯＲゲート４０とＤ−ＦＦ１１は、１／２分
周を行うリングカウンタとして動作する。従って、クロ
ック信号ＣＫが１／２分周された出力信号がＤ−ＦＦ２
１を通し、該正相出力端子Ｑ２１ａから出力端子ＯＵＴ
へ、クロック１周期遅れて出力される。時刻ｔ４におい
て制御信号ＭＣが“Ｈ”レベルになると、トランスファ
ゲート３１がオン状態となり、Ｄ−ＦＦ２１の正相出力
端子Ｑ２１ａの出力信号が該トランスファゲート３１を
通してＮＯＲゲート４０側へ帰還される。この際、イン
ピーダンス素子３２のインピーダンスは、Ｄ−ＦＦ２１
の出力インピーダンスとトランスファゲート３１のオン
状態のドレイン・ソース間インピーダンスとの和よりも
十分大きく設定されているので、Ｄ−ＦＦ２１の正相出
力端子Ｑ２１ａが“Ｈ”レベルのとき、トランスファゲ
ート３１を介してそのソース側ノードＮ３０が“Ｈ”レ
ベルとなる。つまり、インピーダンス素子３２により、
“Ｈ”レベルの信号の伝送が阻害されることがない。

【００１１】時刻ｔ４〜ｔ５のとき、Ｄ−ＦＦ１１の正
相出力端子Ｑ１１ａが“Ｈ”レベルであるから、Ｄ−Ｆ
Ｆ２１のシフトレジスタ動作により、時刻ｔ５〜ｔ６で
該Ｄ−ＦＦ２１の正相出力端子Ｑ２１ａが“Ｈ”レベル
になる。この“Ｈ”レベル信号が、トランスファゲート
３１側へ帰還されてＮＯＲゲート４０に入力される。す
ると、ＮＯＲゲート４０の出力が“Ｌ”レベルになり、
時刻ｔ６〜ｔ７で、Ｄ−ＦＦ１１の正相出力端子Ｑ１１
ａが“Ｌ”レベルになる。このとき、Ｄ−ＦＦ２１の正
相出力端子Ｑ２１ａは“Ｌ”レベルであるから、トラン
スファゲート３１を介してそのソース側ノードＮ３０が
“Ｌ”レベルであり、ＮＯＲゲート４０の出力が“Ｈ”
レベルになる。これにより、時刻ｔ７〜ｔ８で、Ｄ−Ｆ
Ｆ１１の正相出力端子Ｑ１１ａが“Ｈ”レベルとなり、
以降、前記の動作を繰り返す。Ｄ−ＦＦ２１の正相出力
端子Ｑ２１ａの電位変化を見ると、クロック信号ＣＫが
１／３分周された信号になっている。従って、本実施例
の可変分周回路では、制御信号ＭＣが“Ｌ”レベルのと
きに１／２分周、“Ｈ”レベルのときに１／３分周が行
われる。本実施例では、ゲート回路３０をトランスファ
ゲート３１とインピーダンス素子３２で構成したので、
従来の回路に比べて素子数が少なくなり、電流を消費し
ないため、回路形成面積の削減と消費電力の減少が可能
となる。

【００１２】第２の実施例図５は、本発明の第２の実施例を示す可変分周回路の回
路図であり、第１の実施例を示す図１中の要素と共通の
要素には共通の符号が付されている。この可変分周回路
では、図１と同様に２段のシフトレジスタ１０，２０を
備え、それらの各シフトレジスタ１０，２０が、入力端
子Ｄ１１，Ｄ２１、クロック信号ＣＫが入力されるクロ
ック端子Ｃ１１，Ｃ２１、正相出力端子Ｑ１１ａ，Ｑ２
１ａ、および逆相出力端子Ｑ１１ｂ，Ｑ２１ｂを有する
Ｄ−ＦＦ１１，２１でそれぞれ構成されている。この可
変分周回路では、図１のゲート回路３０およびＮＯＲゲ
ート４０に代えて、ゲート回路５０，６０が設けられ、
一方のゲート回路５０がシフトレジスタ１０の入力側に
接続され、他方のゲート回路６０が該シフトレジスタ１
０と２０との間に接続されている。

【００１３】シフトレジスタ１０の入力側に接続された
ゲート回路５０は、Ｄ−ＦＦ２１の逆相出力端子Ｑ２１
ｂの出力信号によりゲート制御されるＦＥＴからなるト
ランスファゲート５１と、該トランスファゲート５１が
オフ状態のときにそのソース側ノードＮ５０の電位を
“Ｌ”レベルにするインピーダンス素子５２とで、構成
されている。トランスファゲート５１のドレイン側はＤ
−ＦＦ１１の逆相出力端子Ｑ１１ｂに接続され、そのソ
ース側ノードＮ５０が、インピーダンス素子５２を介し
てグランドに接続されると共に、Ｄ−ＦＦ１１の入力端
子Ｄ１１に接続されている。Ｄ−ＦＦ１１の出力側に接
続されたゲート回路６０は、分周数切換用の制御信号Ｍ
Ｃによりゲート制御されるＦＥＴからなるトランスファ
ゲート６１と、該トランスファゲート６１のオフ状態の
ときにそのソース側ノードＮ６０の電位を“Ｌ”レベル
にするインピーダンス素子６２とで、構成されている。
トランスファゲート６１のドレイン側はＤ−ＦＦ１１の
正相出力端子Ｑ１１ａおよび出力端子ＯＵＴに接続さ
れ、そのソース側ノードＮ６０が、インピーダンス素子
６２を介してグランドに接続されると共に、Ｄ−ＦＦ２
１の入力端子Ｄ２１に接続されている。

【００１４】インピーダンス素子５２のインピーダンス
は、Ｄ−ＦＦ１１の逆相出力端子Ｑ１１ｂの出力インピ
ーダンスと、ＦＥＴ５１のドレイン・ソース間インピー
ダンスとの和よりも十分大きく設定されている。同様
に、インピーダンス素子６２は、Ｄ−ＦＦ２１の逆相出
力端子Ｑ２１ｂの出力インピーダンスと、ＦＥＴ６１の
ドレイン・ソース間インピーダンスとの和よりも十分大
きく設定されている。

【００１５】図６は、図５の可変分周回路の動作を示す
タイミングチャートであり、この図を参照しつつ、図５
の動作を説明する。図６の時刻ｔ４前において制御信号
ＭＣが“Ｌ”レベルのとき、トランスファゲート６１が
オフ状態なので、インピーダンス素子６２によってＤ−
ＦＦ２１の入力端子Ｄ２１が“Ｌ”レベルに設定され
る。そのため、Ｄ−ＦＦ２１の逆相出力端子Ｑ２１ｂが
“Ｈ”レベルになり、トランスファゲート５１がオン状
態となる。トランスファゲート５１がオン状態になる
と、Ｄ−ＦＦ１１の逆相出力端子Ｑ１１ｂが該トランス
ファゲート５１を介して該Ｄ−ＦＦ１１の入力端子Ｄ１
１に帰還入力され、該Ｄ−ＦＦ１１とＦＥＴ５１は、１
／２分周を行うリングカウンタとして動作し、該Ｄ−Ｆ
Ｆ１１の正相出力端子Ｑ１１ａから出力端子ＯＵＴへ、
クロック信号ＣＫの１／２分周された出力信号を出力す
る。時刻ｔ４において制御信号ＭＣが“Ｈ”レベルにな
ると、トランスファゲート６１がオン状態となり、時刻
ｔ４〜ｔ５で、Ｄ−ＦＦ１１の正相出力端子Ｑ１１ａが
“Ｈ”レベルとなり、時刻ｔ５〜ｔ６で、Ｄ−ＦＦ２１
の正相出力端子Ｑ２１ａが“Ｈ”レベルとなり、その逆
相出力端子Ｑ２１ｂが“Ｌ”レベルとなる。そのため、
トランスファゲート５１がオフ状態となり、インピーダ
ンス素子５２によってＤ−ＦＦ１１の入力端子Ｄ１１が
“Ｌ”レベルとなるので、時刻ｔ６〜ｔ７で、該Ｄ−Ｆ
Ｆ１１の正相出力端子Ｑ１１ａが“Ｌ”レベルになる。

【００１６】このとき、Ｄ−ＦＦ１１の逆相出力端子Ｑ
１１ｂおよびＤ−ＦＦ２１の逆相出力端子Ｑ２１ｂが共
に“Ｈ”レベルなので、該Ｄ−ＦＦ１１の入力端子Ｄ１
１が“Ｈ”レベルとなる。そして、時刻ｔ７〜ｔ８で、
Ｄ−ＦＦ１１の正相出力端子Ｑ１１ａが“Ｈ”レベルと
なり、時刻ｔ４〜ｔ５の状態に戻る。このように、時刻
ｔ４〜ｔ７で、Ｄ−ＦＦ１１の正相出力端子Ｑ１１ａか
ら出力端子ＯＵＴへ、クロック信号ＣＫを１／３分周し
た信号が出力され、これ以降、同様の動作が繰り返され
る。従って、制御信号ＭＣが“Ｌ”レベルのときに１／
２分周、“Ｈ”レベルのときに１／３分周が行われる。
本実施例では、図１のＮＯＲゲート４０に代えてゲート
回路６０が設けられているので、第１の実施例よりも回
路形成面積および消費電力をさらに小さくできる。

【００１７】第３、第４の実施例図７および図８は、本発明の第３および第４の実施例を
示す可変分周回路の回路図であり、第２の実施例を示す
図５中の要素と共通の要素には共通の符号が付されてい
る。図７の可変分周回路では、図５のゲート回路５０が
２入力ＮＯＲゲート５３で構成されている。この可変分
周回路では、図５の可変分周回路と同様の動作を行い、
第１の実施例とほぼ同様の利点を有している。図８の可
変分周回路では、図５のゲート回路６０が２入力ＮＯＲ
ゲート６３で構成され、その一方の入力側がＤ−ＦＦ１
１の逆相出力端子Ｑ１１ｂに接続され、他方の入力側が
周波数切換用の逆相の制御信号ＭＣｂに接続されてい
る。この可変分周回路では、図５の可変分周回路と同様
の動作を行い、第１の実施例とほぼ同様の利点を有して
いる。

【００１８】第５の実施例図９は、本発明の第５の実施例を示す可変分周回路の回
路図であり、第１の実施例を示す図１中の要素と共通の
要素には共通の符号が付されている。この可変分周回路
では、図１のＮＯＲゲート４０に代えてゲート回路７０
が設けられている。さらに、ゲート回路３０中のインピ
ーダンス素子３２は、一端がトランスファゲート３１の
ソース側ノードＮ３０に接続され、他端が電源電位Ｖ_DD
に接続されている。ゲート回路７０は、ノードＮ３０の
電位によってゲート制御されるＦＥＴからなるトランス
ファゲート７１と、インピーダンス素子７２とで、構成
されている。トランスファゲート７１のドレイン側はＤ
−ＦＦ１１の逆相出力端子Ｑ１１ｂに接続され、該トラ
ンスファゲート７１のソース側ノードＮ７０が、インピ
ーダンス素子７２を介してグランドに接続されると共
に、Ｄ−ＦＦ１１の入力端子Ｄ１１に接続されている。

【００１９】インピーダンス素子３２のインピーダンス
をＺ₃₂、トランスファゲート７１のゲート・ソース間の
インピーダンスをＺ_GS71、インピーダンス素子７２のイ
ンピーダンスをＺ₇₂、トランスファゲート３１のドレイ
ン・ソース間のインピーダンスをＺ_DS31とし、さらにＤ
−ＦＦ１１の入力端子Ｄ１１の入力インピーダンスをＺ
_D11、Ｄ−ＦＦ２１の正相出力端子Ｑ２１ａの出力イン
ピーダンスをＺ_Q21とする。このときの、図９のインピ
ーダンス素子３２の条件を説明するための等価回路図を
図１０（ａ），（ｂ）に示す、。図１０（ａ）は、制御
信号ＭＣが“Ｈ”レベル、Ｄ−ＦＦ２１の正相出力端子
Ｑ２１ａが“Ｌ”レベルのとき、“Ｌ”レベルがＤ−Ｆ
Ｆ１１の入力端子Ｄ１１に伝わる条件を示している。図
１０（ｂ）は、制御信号ＭＣが“Ｌ”レベルのとき、あ
るいは図中破線で示すように制御信号ＭＣが“Ｈ”レベ
ルおよびＤ−ＦＦ２１の正相出力端子Ｑ２１ａが“Ｈ”
レベルのときの、“Ｈ”レベルがＤ−ＦＦ１１の入力端
子１１に伝わる条件を示している。図１０に示すよう
に、論理レベルが正しく伝わるためのインピーダンス素
子３２のインピーダンスＺ₃₂の条件は、次式のようにな
る。

【００２０】

【数１】インピーダンス素子７２のインピーダンスについては、
第２の実施例を示す図５のインピーダンス素子５２と同
様に、Ｄ−ＦＦ１１の逆相出力端子Ｑ１１ｂの出力イン
ピーダンスと、トランスファゲート７１のドレイン・ゲ
ート間インピーダンスとの和より十分大きく設定されて
いる。この図９の可変分周回路では、第１の実施例と同
様の動作を行う。但し、インピーダンス素子３２は電源
電位Ｖ_DDとノードＮ３０との間に接続れさているので、
図１のＮＯＲゲート４０を用いたときと比べて、消費電
力の低減があまり期待できないが、回路形成面積を小さ
くできる。

【００２１】第６の実施例図１１は、本発明の第６の実施例を示す可変分周回路の
回路図であり、第１の実施例を示す図１中の要素と共通
の要素には共通の符号が付されている。この可変分周回
路では、図１のシフト回路１０をｍ段縦続接続のＤ−Ｆ
Ｆ１１−１〜１１−ｍで構成している。このような回路
構成では、制御信号ＭＣによって１／（２ｍ）分周と１
／（２ｍ＋１）分周の切換えが可能となる。

【００２２】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。（ｉ）第２〜第５の実施例のシフトレジスタ１０を、
図１１のようにｍ段のＤ−ＦＦ１１−１〜１１−ｍで構
成すると、図１１の第６の実施例と同様に、１／（２
ｍ）分周と１／（２ｍ＋１）分周の切換えが可能とな
る。（ii）上記実施例ではトランスファゲート３１，５
１，６１，７１をＦＥＴで構成したが、バイポーラトラ
ンジスタ等の他の素子で構成することも可能である。こ
れにより、ＦＥＴ以外の素子を用いたディジタル集積回
路への応用が可能となる。さらに、シフトレジスタ１
０，２０を他のフリップフロップで構成したり、あるい
はＮＯＲゲート４０，５３，６３を他のゲート回路で構
成することも可能である。

【００２３】

【発明の効果】以上詳細に説明したように、第１および
第２の発明によれば、帰還信号を入力するゲート回路、
あるいは制御信号を入力するゲート回路のいずれか一方
またはその両方のゲート回路を、トランスファゲートと
インピーダンス素子とで構成したので、従来に比べて素
子数が少なく、電流消費量が少ないので、比較的簡単な
回路構成で、回路形成面積の削減と消費電力の低減が可
能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す可変分周回路の回
路図である。

【図２】従来の可変分周回路の回路図である。

【図３】図２のタイミングチャートである。

【図４】図１のタイミングチャートである。

【図５】本発明の第２の実施例を示す可変分周回路の回
路図である。

【図６】図５のタイミングチャートである。

【図７】本発明の第３の実施例を示す可変分周回路の回
路図である。

【図８】本発明の第４の実施例を示す可変分周回路の回
路図である。

【図９】本発明の第５の実施例を示す可変分周回路の回
路図である。

【図１０】図９のインピーダンス素子３２の条件を説明
するための等価回路図である。

【図１１】本発明の第６の実施例を示す可変分周回路の
回路図である。

【符号の説明】

１０，２０シフトレジスタ１１，１１−１〜１１−ｍ，２１Ｄ−ＦＦ３０，５０，６０，７０ゲート回路３１，５１，６１，７１トランスファゲ
ート３２，５２，６２，７２インピーダンス
素子４０，５３，６３ＮＯＲゲートＣＫクロック信号ＭＣ制御信号ＯＵＴ出力端子ＭＣｂ逆相の制御信号

Claims

【特許請求の範囲】

【請求項１】クロック信号により動作する第１のシフ
トレジスタと、前記第１のシフトレジスタの出力を帰還
信号により開閉して前記第１のシフトレジスタの入力側
へ帰還する第１のゲート回路と、前記クロック信号によ
り動作し、前記第１のシフトレジスタの出力を入力する
第２のシフトレジスタと、前記第２のシフトレジスタの
出力を入力し、制御信号により開閉して前記帰還信号を
出力する第２のゲート回路とを備え、前記第１または第２のゲート回路、あるいはそれらの第
１および第２のゲート回路を、前記帰還信号または制御
信号により開閉制御されるトランスファゲートと、該ト
ランスファゲートの開状態時に電位が不定となる端子を
一定電位に設定するインピーダンス素子とで、構成した
ことを特徴とする可変分周回路。
【請求項２】クロック信号により動作する第１のシフ
トレジスタと、前記第１のシフトレジスタの出力を帰還
信号により開閉して前記第１のシフトレジスタの入力側
へ帰還する第１のゲート回路と、前記第１のシフトレジ
スタの出力を入力し、制御信号により開閉して出力する
第２のゲート回路と、前記クロック信号により動作し、
前記第２のゲート回路の出力を入力して所定のタイミン
グで前記帰還信号を出力する第２のシフトレジスタとを
備え、前記第１または第２のゲート回路、あるいはそれらの第
１および第２のゲート回路を、前記帰還信号または制御
信号により開閉制御されるトランスファゲートと、該ト
ランスファゲートの開状態時に電位が不定となる端子を
一定電位に設定するインピーダンス素子とで、構成した
ことを特徴とする可変分周回路。