JPH07154232A - 半導体回路 - Google Patents
半導体回路Info
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- JPH07154232A JPH07154232A JP5298063A JP29806393A JPH07154232A JP H07154232 A JPH07154232 A JP H07154232A JP 5298063 A JP5298063 A JP 5298063A JP 29806393 A JP29806393 A JP 29806393A JP H07154232 A JPH07154232 A JP H07154232A
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- input
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Abstract
(57)【要約】
【目的】 過大な貫通電流の発生とそれに伴うノイズを
防止するようにした半導体出力回路を得る。 【構成】 入力データが加えられるデータ入力端と、高
圧側電源と低圧側電源との間に直列に接続される前記入
力データに応じて一方がオンし他方がオフする、接続中
点がデータ出力端とされた、第１スイッチング素子及び
第２スイッチング素子を有する出力バッファと、前記入
力端と前記第１、第２スイッチング素子のそれぞれの制
御端との間に接続され、前記第１、第２スイッチング素
子のうち、オン状態のスイッチング素子を先にオフさ
せ、その後オフ状態のスイッチング素子をオンさせる制
御を行う制御手段と、を備えるものとして構成される。
防止するようにした半導体出力回路を得る。 【構成】 入力データが加えられるデータ入力端と、高
圧側電源と低圧側電源との間に直列に接続される前記入
力データに応じて一方がオンし他方がオフする、接続中
点がデータ出力端とされた、第１スイッチング素子及び
第２スイッチング素子を有する出力バッファと、前記入
力端と前記第１、第２スイッチング素子のそれぞれの制
御端との間に接続され、前記第１、第２スイッチング素
子のうち、オン状態のスイッチング素子を先にオフさ
せ、その後オフ状態のスイッチング素子をオンさせる制
御を行う制御手段と、を備えるものとして構成される。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩの出力装置に関
し、ＬＳＩの出力回路に使用されるものである。
し、ＬＳＩの出力回路に使用されるものである。
【０００２】
【従来の技術】近年、ＬＳＩは産業用機器に限らず身近
な家庭機器、電卓、時計等に使用され、そのためＬＳＩ
の開発が盛んに行われている。この傾向は、今後益々盛
んになると予想される。最近では、内蔵電池によって駆
動されるＬＳＩも多くなってきている。この様に様々な
用途に使用されるＬＳＩのうち、例えば、内蔵電池の寿
命を考慮し低電力／低消費電流にて動作するＬＳＩや、
通信機器等に使用される、電流の変化によって生じる電
源ノイズの影響の低減を実現するＬＳＩの開発が重要視
されている。
な家庭機器、電卓、時計等に使用され、そのためＬＳＩ
の開発が盛んに行われている。この傾向は、今後益々盛
んになると予想される。最近では、内蔵電池によって駆
動されるＬＳＩも多くなってきている。この様に様々な
用途に使用されるＬＳＩのうち、例えば、内蔵電池の寿
命を考慮し低電力／低消費電流にて動作するＬＳＩや、
通信機器等に使用される、電流の変化によって生じる電
源ノイズの影響の低減を実現するＬＳＩの開発が重要視
されている。
【０００３】図３に従来のＬＳＩに用いられている半導
体出力回路の一例を示す。これは、入力されたデータＤ
を、回路許可信号ＥＮの論理“０”、論理“１”に応じ
て出力させたり、させなかったりする回路である。この
回路は次のように構成される。即ち、データＤは第１Ｎ
ＡＮＤゲート１の一方の入力端に入力される。この第１
ＮＡＮＤゲート１の出力端は、プリバッファＰＢにおけ
る第２ＮＡＮＤゲート２の一方の入力端と、インバータ
３の入力端とにノードＮ１で接続されている。回路許可
信号ＥＮは、第１ＮＡＮＤゲート１の他方の入力端と、
第２ＮＡＮＤゲート２の他方の入力端に接続されてい
る。プリバッファＰＢの出力は次段の出力バッファＯＢ
に加えられる。即ち、高圧側及び低圧側の電源電位間に
第１トランジスタＴｒ１、第２トランジスタＴｒ２が直
列に接続されており、それらの中点が出力端８となって
いる。第１トランジスタＴｒ１のゲートＧ１には第２Ｎ
ＡＮＤゲート２の出力端が接続されている。第２トラン
ジスタＴｒ２のゲートＧ２にはインバータ３の出力端が
接続されている。
体出力回路の一例を示す。これは、入力されたデータＤ
を、回路許可信号ＥＮの論理“０”、論理“１”に応じ
て出力させたり、させなかったりする回路である。この
回路は次のように構成される。即ち、データＤは第１Ｎ
ＡＮＤゲート１の一方の入力端に入力される。この第１
ＮＡＮＤゲート１の出力端は、プリバッファＰＢにおけ
る第２ＮＡＮＤゲート２の一方の入力端と、インバータ
３の入力端とにノードＮ１で接続されている。回路許可
信号ＥＮは、第１ＮＡＮＤゲート１の他方の入力端と、
第２ＮＡＮＤゲート２の他方の入力端に接続されてい
る。プリバッファＰＢの出力は次段の出力バッファＯＢ
に加えられる。即ち、高圧側及び低圧側の電源電位間に
第１トランジスタＴｒ１、第２トランジスタＴｒ２が直
列に接続されており、それらの中点が出力端８となって
いる。第１トランジスタＴｒ１のゲートＧ１には第２Ｎ
ＡＮＤゲート２の出力端が接続されている。第２トラン
ジスタＴｒ２のゲートＧ２にはインバータ３の出力端が
接続されている。
【０００４】次に、上記半導体出力回路の動作について
説明する。この回路においては、データを出力する必要
がない場合及びパワーセーブ状態の場合には、回路許可
信号ＥＮは論理“０”とされる。これにより、第１ＮＡ
ＮＤゲート１の出力は論理“１”となり、第２ＮＡＮＤ
ゲート２の出力は論理“１”、インバータ３の出力は論
理“０”となる。これにより第１、第２トランジスタは
共にオフし、回路出力ＯＵＴは不定状態となる。一方、
データを出力する場合、回路許可信号ＥＮが論理“１”
とされる。これにより、第１ＮＡＮＤゲート１の出力は
データＤに依存したものとなり、従って、第２ＮＡＮＤ
ゲート２の出力及びインバータ３の出力もデータＤによ
って決まる。これにより、第１、第２トランジスタはデ
ータＤに依存してそれぞれオン、オフ及びオフ、オンす
ることになり、データＤを反転した出力データＯＵＴが
出力される。より詳しくは、データＤが論理“０”のと
き、第１ＮＡＮＤゲート１の出力は論理“１”となり、
第２ＮＡＮＤゲート２の出力は論理“０”、インバータ
３の出力は論理“０”となる。これにより、第１トラン
ジスタＴｒ１はオン、第２トランジスタＴｒ２はオフす
る。これにより、データＤが論理“０”のとき出力デー
タＯＵＴには論理“１”が出力される。一方、データＤ
が論理“１”のとき、第１ＮＡＮＤゲート１の出力は論
理“０”となり、第２ＮＡＮＤゲート２の出力は論理
“１”、インバータ３の出力は論理“１”となる。これ
により第１トランジスタＴｒ１はオフ、第２トランジス
タＴｒ２はオンする。このようにして、データＤが論理
“１”のとき出力データＯＵＴには論理“０”が出力さ
れる。
説明する。この回路においては、データを出力する必要
がない場合及びパワーセーブ状態の場合には、回路許可
信号ＥＮは論理“０”とされる。これにより、第１ＮＡ
ＮＤゲート１の出力は論理“１”となり、第２ＮＡＮＤ
ゲート２の出力は論理“１”、インバータ３の出力は論
理“０”となる。これにより第１、第２トランジスタは
共にオフし、回路出力ＯＵＴは不定状態となる。一方、
データを出力する場合、回路許可信号ＥＮが論理“１”
とされる。これにより、第１ＮＡＮＤゲート１の出力は
データＤに依存したものとなり、従って、第２ＮＡＮＤ
ゲート２の出力及びインバータ３の出力もデータＤによ
って決まる。これにより、第１、第２トランジスタはデ
ータＤに依存してそれぞれオン、オフ及びオフ、オンす
ることになり、データＤを反転した出力データＯＵＴが
出力される。より詳しくは、データＤが論理“０”のと
き、第１ＮＡＮＤゲート１の出力は論理“１”となり、
第２ＮＡＮＤゲート２の出力は論理“０”、インバータ
３の出力は論理“０”となる。これにより、第１トラン
ジスタＴｒ１はオン、第２トランジスタＴｒ２はオフす
る。これにより、データＤが論理“０”のとき出力デー
タＯＵＴには論理“１”が出力される。一方、データＤ
が論理“１”のとき、第１ＮＡＮＤゲート１の出力は論
理“０”となり、第２ＮＡＮＤゲート２の出力は論理
“１”、インバータ３の出力は論理“１”となる。これ
により第１トランジスタＴｒ１はオフ、第２トランジス
タＴｒ２はオンする。このようにして、データＤが論理
“１”のとき出力データＯＵＴには論理“０”が出力さ
れる。
【０００５】ここで、上記図３の回路において、回路許
可信号ＥＮが論理“０”から論理“１”に変わる場合に
ついて考える。
可信号ＥＮが論理“０”から論理“１”に変わる場合に
ついて考える。
【０００６】図４に示すように、時刻ｔ1 に回路許可信
号ＥＮが論理“０”から論理“１”になると、それまで
不定であった出力データＯＵＴが入力データＤの論理
“０”に依存した出力、論理“１”を出力する。この
後、時刻ｔ2 において入力データＤが論理“０”から論
理“１”に変化した場合、瞬間的に第１、第２トランジ
スタが同時に導通して、貫通電流ＩOUT が流れる。これ
は、時刻ｔ3 において入力データＤが論理“１”から論
理“０”へ変化したときも同様である。
号ＥＮが論理“０”から論理“１”になると、それまで
不定であった出力データＯＵＴが入力データＤの論理
“０”に依存した出力、論理“１”を出力する。この
後、時刻ｔ2 において入力データＤが論理“０”から論
理“１”に変化した場合、瞬間的に第１、第２トランジ
スタが同時に導通して、貫通電流ＩOUT が流れる。これ
は、時刻ｔ3 において入力データＤが論理“１”から論
理“０”へ変化したときも同様である。
【０００７】
【発明が解決しようとする課題】上述のように従来の出
力回路では、第１、第２トランジスタが瞬間的に同時に
導通状態になって貫通電流が流れていた。また、第１、
第２トランジスタとしては、通常十分な駆動能力を得る
ために、トランジスタサイズが大きなものが用いられて
おり、そのため上記の貫通電流値も著しく大きな値とな
る。その結果、消費電力も大きいだけでなく、貫通電流
に起因してＬＳＩに電源リンギングが発生し、これがノ
イズの原因となっていた。
力回路では、第１、第２トランジスタが瞬間的に同時に
導通状態になって貫通電流が流れていた。また、第１、
第２トランジスタとしては、通常十分な駆動能力を得る
ために、トランジスタサイズが大きなものが用いられて
おり、そのため上記の貫通電流値も著しく大きな値とな
る。その結果、消費電力も大きいだけでなく、貫通電流
に起因してＬＳＩに電源リンギングが発生し、これがノ
イズの原因となっていた。
【０００８】本発明は上記に鑑みてなされたもので、そ
の目的は、ＬＳＩの出力回路において、過大な貫通電流
の発生とそれに伴うノイズを防止するようにした半導体
出力回路を得ることにある。
の目的は、ＬＳＩの出力回路において、過大な貫通電流
の発生とそれに伴うノイズを防止するようにした半導体
出力回路を得ることにある。
【０００９】
【課題を解決するための手段】本発明の第１の出力回路
は、入力データが加えられるデータ入力端と、高圧側電
源と低圧側電源との間に直列に接続される前記入力デー
タに応じて一方がオンし他方がオフする、接続中点がデ
ータ出力端とされた、第１スイッチング素子及び第２ス
イッチング素子を有する出力バッファと、前記入力端と
前記第１、第２スイッチング素子のそれぞれの制御端と
の間に接続され、前記第１、第２スイッチング素子のう
ち、オン状態のスイッチング素子をオフさせ、オフ状態
のスイッチング素子をオンさせる制御を行う制御手段
と、を備えるものとして構成される。本発明の第２の出
力回路は、前記第１の出力回路において、前記制御手段
が、前記入力端と前記第１、第２スイッチング素子のい
ずれか一方の制御端との間に接続され、入力データに応
じたデータの論理“０”から論理“１”へと変化する立
上がりエッジのみを遅延して出力し、前記入力データに
応じたデータの論理“１”から論理“０”へと変化する
立下がりエッジは遅延させることなくそのまま出力する
立上がりエッジ遅延手段と、前記入力端と前記第１、第
２スイッチング素子の他方の制御端との間に接続され、
入力データに応じたデータの論理“１”から論理“０”
へと変化する立下がりエッジのみを遅延して出力し、前
記入力データに応じたデータの論理“０”から論理
“１”へと変化する立上がりエッジは遅延することなく
そのまま出力する立下がりエッジ遅延手段と、を備える
ものとして構成される。
は、入力データが加えられるデータ入力端と、高圧側電
源と低圧側電源との間に直列に接続される前記入力デー
タに応じて一方がオンし他方がオフする、接続中点がデ
ータ出力端とされた、第１スイッチング素子及び第２ス
イッチング素子を有する出力バッファと、前記入力端と
前記第１、第２スイッチング素子のそれぞれの制御端と
の間に接続され、前記第１、第２スイッチング素子のう
ち、オン状態のスイッチング素子をオフさせ、オフ状態
のスイッチング素子をオンさせる制御を行う制御手段
と、を備えるものとして構成される。本発明の第２の出
力回路は、前記第１の出力回路において、前記制御手段
が、前記入力端と前記第１、第２スイッチング素子のい
ずれか一方の制御端との間に接続され、入力データに応
じたデータの論理“０”から論理“１”へと変化する立
上がりエッジのみを遅延して出力し、前記入力データに
応じたデータの論理“１”から論理“０”へと変化する
立下がりエッジは遅延させることなくそのまま出力する
立上がりエッジ遅延手段と、前記入力端と前記第１、第
２スイッチング素子の他方の制御端との間に接続され、
入力データに応じたデータの論理“１”から論理“０”
へと変化する立下がりエッジのみを遅延して出力し、前
記入力データに応じたデータの論理“０”から論理
“１”へと変化する立上がりエッジは遅延することなく
そのまま出力する立下がりエッジ遅延手段と、を備える
ものとして構成される。
【００１０】本発明の第３の出力回路は、前記第２の出
力回路において、前記立上がりエッジ遅延手段は、入力
データに応じたデータの立上がりエッジのみを遅延して
出力する遅延回路と、この遅延回路の出力と入力データ
に応じたデータとの論理をとるゲートと、を有し、前記
立下がりエッジ遅延手段は、入力データに応じたデータ
の立下がりエッジのみを遅延して出力する遅延回路と、
この遅延回路の出力と入力データに応じたデータとの論
理をとるゲートと、を有するものとして構成される。
力回路において、前記立上がりエッジ遅延手段は、入力
データに応じたデータの立上がりエッジのみを遅延して
出力する遅延回路と、この遅延回路の出力と入力データ
に応じたデータとの論理をとるゲートと、を有し、前記
立下がりエッジ遅延手段は、入力データに応じたデータ
の立下がりエッジのみを遅延して出力する遅延回路と、
この遅延回路の出力と入力データに応じたデータとの論
理をとるゲートと、を有するものとして構成される。
【００１１】本発明の第４の出力回路は、前記第１の出
力回路から前記第３の出力回路において、前記制御手段
の出力と前記出力バッファにおける第１、第２のスイッ
チング素子の制御端との間に接続される論理ゲートを有
し、そのいずれか１つの論理ゲートによって前記出力バ
ッファを制御する、プリバッファを備えたものとして構
成される。
力回路から前記第３の出力回路において、前記制御手段
の出力と前記出力バッファにおける第１、第２のスイッ
チング素子の制御端との間に接続される論理ゲートを有
し、そのいずれか１つの論理ゲートによって前記出力バ
ッファを制御する、プリバッファを備えたものとして構
成される。
【００１２】本発明の第５の出力回路は、前記第１の出
力回路から前記第４の出力回路において、前記出力バッ
ファにおける前記第１、第２スイッチング素子はＣＭＯ
Ｓ構造である、ものとして構成される。
力回路から前記第４の出力回路において、前記出力バッ
ファにおける前記第１、第２スイッチング素子はＣＭＯ
Ｓ構造である、ものとして構成される。
【００１３】
【作用】入力端に加えられている入力データが論理
“０”から論理“１”へ又は論理“１”から論理“０”
へ変化すると、この変化は、遅延手段によって、第１、
第２のスイッチング素子にタイミングをずらして伝えら
れる。これにより、第１、第２のスイッチング素子が同
時にオンすることはなくなり、これらのスイッチング素
子の間に貫通電流が流れることは防がれる。
“０”から論理“１”へ又は論理“１”から論理“０”
へ変化すると、この変化は、遅延手段によって、第１、
第２のスイッチング素子にタイミングをずらして伝えら
れる。これにより、第１、第２のスイッチング素子が同
時にオンすることはなくなり、これらのスイッチング素
子の間に貫通電流が流れることは防がれる。
【００１４】
【実施例】本発明の一実施例の回路図を図１に示す。こ
の実施例は、第１、第２トランジスタが同時に導通する
のを防止して貫通電流を生じないようにする回路であ
る。図１の回路が図３の回路と異なるところは、第１Ｎ
ＡＮＤゲート１とプリバッファＰＢとの間に遅延回路Ｄ
Ｌを接続した点にある。この遅延回路ＤＬは、立上がり
エッジ遅延回路６と立下がりエッジ遅延回路７とによっ
て第１、第２トランジスタのオン、オフのタイミングを
ずらす回路である。第１ＮＡＮＤゲート１の出力側のノ
ードＮ１は、遅延回路ＤＬにおけるＡＮＤゲート４の一
方の入力端に直接接続され、且つ立上がりエッジ遅延回
路６を介して他方の入力端に接続されている。この立上
がりエッジ遅延回路６は、入力されたデータの立上がり
エッジのみを遅延させ、立下がりエッジは遅延させるこ
となく、そのまま出力するものである。即ち、この立上
がりエッジ遅延回路６は、入力データが論理“０”から
論理“１”へ変わったときのみその変化を遅延させ、論
理“１”から論理“０”へと変化する立下がりエッジは
遅延させることなくそのまま出力する回路である。一
方、ノードＮ１は、ＯＲゲート５の一方の入力端に直接
接続され、且つ立下がりエッジ遅延回路７を介して他方
の入力端に接続される。立下がりエッジ遅延回路７は立
下がりエッジのみを遅延させ、立上がりエッジは遅延さ
せることなく、そのまま出力するものである。即ち、立
下がりエッジ遅延回路７は入力データが論理“１”から
論理“０”へ変わったときのみその変化を遅延させ、論
理“０”から論理“１”へと変化する立上がりエッジは
遅延させることなくそのまま出力する回路である。
の実施例は、第１、第２トランジスタが同時に導通する
のを防止して貫通電流を生じないようにする回路であ
る。図１の回路が図３の回路と異なるところは、第１Ｎ
ＡＮＤゲート１とプリバッファＰＢとの間に遅延回路Ｄ
Ｌを接続した点にある。この遅延回路ＤＬは、立上がり
エッジ遅延回路６と立下がりエッジ遅延回路７とによっ
て第１、第２トランジスタのオン、オフのタイミングを
ずらす回路である。第１ＮＡＮＤゲート１の出力側のノ
ードＮ１は、遅延回路ＤＬにおけるＡＮＤゲート４の一
方の入力端に直接接続され、且つ立上がりエッジ遅延回
路６を介して他方の入力端に接続されている。この立上
がりエッジ遅延回路６は、入力されたデータの立上がり
エッジのみを遅延させ、立下がりエッジは遅延させるこ
となく、そのまま出力するものである。即ち、この立上
がりエッジ遅延回路６は、入力データが論理“０”から
論理“１”へ変わったときのみその変化を遅延させ、論
理“１”から論理“０”へと変化する立下がりエッジは
遅延させることなくそのまま出力する回路である。一
方、ノードＮ１は、ＯＲゲート５の一方の入力端に直接
接続され、且つ立下がりエッジ遅延回路７を介して他方
の入力端に接続される。立下がりエッジ遅延回路７は立
下がりエッジのみを遅延させ、立上がりエッジは遅延さ
せることなく、そのまま出力するものである。即ち、立
下がりエッジ遅延回路７は入力データが論理“１”から
論理“０”へ変わったときのみその変化を遅延させ、論
理“０”から論理“１”へと変化する立上がりエッジは
遅延させることなくそのまま出力する回路である。
【００１５】このような構成の遅延回路ＤＬが、プリバ
ッファＰＢに接続されている。即ち、上記ＡＮＤゲート
４の出力Ｐ１が第２ＮＡＮＤゲート２の一方の入力端に
加えられる。一方、上記ＯＲゲート５の出力Ｐ２が上記
インバータ３の入力端に加えられる。
ッファＰＢに接続されている。即ち、上記ＡＮＤゲート
４の出力Ｐ１が第２ＮＡＮＤゲート２の一方の入力端に
加えられる。一方、上記ＯＲゲート５の出力Ｐ２が上記
インバータ３の入力端に加えられる。
【００１６】上記の構成の他は図３の回路と同様である
ので、同じ構成要素には同じ符号を付して説明は省略す
る。
ので、同じ構成要素には同じ符号を付して説明は省略す
る。
【００１７】次に、図１の回路の動作について説明す
る。この回路は図２のタイムチャートからわかるよう
に、時刻ｔ2 で入力データＤが論理“０”から論理
“１”へ変化するとまず時刻ｔ2 で第１トランジスタＴ
ｒ１がオフし時刻ｔ3 に第２トランジスタＴｒ２がオン
し、一方、時刻ｔ4 に入力データＤが論理“１”から論
理“０”へと変化すると時刻ｔ4 に第２トランジスタＴ
ｒ２がオフし時刻ｔ5 に第１トランジスタＴｒ１がオン
するようにして、貫通電流を防ぐ回路である。
る。この回路は図２のタイムチャートからわかるよう
に、時刻ｔ2 で入力データＤが論理“０”から論理
“１”へ変化するとまず時刻ｔ2 で第１トランジスタＴ
ｒ１がオフし時刻ｔ3 に第２トランジスタＴｒ２がオン
し、一方、時刻ｔ4 に入力データＤが論理“１”から論
理“０”へと変化すると時刻ｔ4 に第２トランジスタＴ
ｒ２がオフし時刻ｔ5 に第１トランジスタＴｒ１がオン
するようにして、貫通電流を防ぐ回路である。
【００１８】より詳しく、以下にタイミングチャートに
従って説明する。即ち、時刻ｔ1 に回路許可信号ＥＮが
論理“１”に変化すると、出力データＯＵＴが入力デー
タＤに従って変化する。時刻ｔ2 において、入力データ
Ｄが論理“０”から論理“１”に変化すると、第１ＮＡ
ＮＤゲート１の出力は論理“１”から論理“０”の立下
がり信号となる。この立下がり信号はノードＮ１から遅
延回路ＤＬに入力される。即ち、第１ＮＡＮＤゲート１
からの出力は、ＡＮＤゲート４の一方の入力端に入力さ
れると共に、立上がりエッジ遅延回路６を介して他方の
入力端とに入力され、且つ、ＯＲゲート５の一方の入力
端に入力されると共に、立下がりエッジ遅延回路７を介
して他方の入力端とに入力される。ＡＮＤゲート４に入
力されるデータは、立上がりエッジ遅延回路６によって
遅延されないため、ＡＮＤゲート４の出力Ｐ１は、時刻
ｔ2 に論理“１”から論理“０”へと変化する。その結
果、第２ＮＡＮＤゲート２の出力は時刻ｔ2 にて論理
“０”から論理“１”へと変化する。一方、ＯＲゲート
５に入力されるデータは、立下がりエッジ遅延回路７に
よって遅延させられるため、ＯＲゲート５の出力信号Ｐ
２は、時刻ｔ3 に論理“１”から論理“０”へ変化す
る。その結果、インバータ３の出力は時刻ｔ3 にて論理
“０”から論理“１”へと変化する。このため、時刻ｔ
2 で第１トランジスタＴｒ１のゲートＧ１が論理“０”
から論理“１”へと変化した後、第２トランジスタＴｒ
２のゲートＧ２が時刻ｔ3 で論理“０”から論理“１”
へと変化する。これより、第１トランジスタＴｒ１が時
刻ｔ2 でオフした後、第２トランジスタＴｒ２が時刻ｔ
3 でオンする。従って、第１、第２トランジスタが同時
に導通しないため貫通電流は流れない。また、時刻ｔ4
において、時刻ｔ2 とは逆にデータＤが論理“１”から
論理“０”へ変化すると、第１ＮＡＮＤゲート１の出力
は論理“０”から論理“１”の立上がり信号となる。こ
の立上がり信号は遅延回路ＤＬに入力される。このと
き、ＡＮＤゲート４に入力される信号は、立上がりエッ
ジ遅延回路６によって遅延されるため、ＡＮＤゲート４
の出力Ｐ１は、時刻ｔ5 に論理“０”から論理“１”へ
と変化する。その結果、第２ＮＡＮＤゲート２の出力は
時刻ｔ5 にて論理“１”から論理“０”へと変化する。
一方、ＯＲゲート５に入力される信号は、立下がりエッ
ジ遅延回路７によって遅延されないため、ＯＲゲート５
の出力Ｐ２は、時刻ｔ4 に論理“０”から論理“１”へ
と変化する。その結果、インバータ３の出力は時刻ｔ4
にて論理“１”から論理“０”へと変化する。このた
め、時刻ｔ4 で第２トランジスタＴｒ２のゲートＧ２が
論理“１”から論理“０”へと変化した後、第１トラン
ジスタＴｒ１のゲートＧ１が時刻ｔ5 で論理“１”から
論理“０”へと変化する。これより、第２トランジスタ
Ｔｒ２が時刻ｔ4 でオフした後、第１トランジスタＴｒ
１が時刻ｔ5 でオンする。従って、第１、第２トランジ
スタが同時に導通しないため貫通電流は流れない。この
ようにして貫通電流が流れるのを防ぐことが可能とな
る。
従って説明する。即ち、時刻ｔ1 に回路許可信号ＥＮが
論理“１”に変化すると、出力データＯＵＴが入力デー
タＤに従って変化する。時刻ｔ2 において、入力データ
Ｄが論理“０”から論理“１”に変化すると、第１ＮＡ
ＮＤゲート１の出力は論理“１”から論理“０”の立下
がり信号となる。この立下がり信号はノードＮ１から遅
延回路ＤＬに入力される。即ち、第１ＮＡＮＤゲート１
からの出力は、ＡＮＤゲート４の一方の入力端に入力さ
れると共に、立上がりエッジ遅延回路６を介して他方の
入力端とに入力され、且つ、ＯＲゲート５の一方の入力
端に入力されると共に、立下がりエッジ遅延回路７を介
して他方の入力端とに入力される。ＡＮＤゲート４に入
力されるデータは、立上がりエッジ遅延回路６によって
遅延されないため、ＡＮＤゲート４の出力Ｐ１は、時刻
ｔ2 に論理“１”から論理“０”へと変化する。その結
果、第２ＮＡＮＤゲート２の出力は時刻ｔ2 にて論理
“０”から論理“１”へと変化する。一方、ＯＲゲート
５に入力されるデータは、立下がりエッジ遅延回路７に
よって遅延させられるため、ＯＲゲート５の出力信号Ｐ
２は、時刻ｔ3 に論理“１”から論理“０”へ変化す
る。その結果、インバータ３の出力は時刻ｔ3 にて論理
“０”から論理“１”へと変化する。このため、時刻ｔ
2 で第１トランジスタＴｒ１のゲートＧ１が論理“０”
から論理“１”へと変化した後、第２トランジスタＴｒ
２のゲートＧ２が時刻ｔ3 で論理“０”から論理“１”
へと変化する。これより、第１トランジスタＴｒ１が時
刻ｔ2 でオフした後、第２トランジスタＴｒ２が時刻ｔ
3 でオンする。従って、第１、第２トランジスタが同時
に導通しないため貫通電流は流れない。また、時刻ｔ4
において、時刻ｔ2 とは逆にデータＤが論理“１”から
論理“０”へ変化すると、第１ＮＡＮＤゲート１の出力
は論理“０”から論理“１”の立上がり信号となる。こ
の立上がり信号は遅延回路ＤＬに入力される。このと
き、ＡＮＤゲート４に入力される信号は、立上がりエッ
ジ遅延回路６によって遅延されるため、ＡＮＤゲート４
の出力Ｐ１は、時刻ｔ5 に論理“０”から論理“１”へ
と変化する。その結果、第２ＮＡＮＤゲート２の出力は
時刻ｔ5 にて論理“１”から論理“０”へと変化する。
一方、ＯＲゲート５に入力される信号は、立下がりエッ
ジ遅延回路７によって遅延されないため、ＯＲゲート５
の出力Ｐ２は、時刻ｔ4 に論理“０”から論理“１”へ
と変化する。その結果、インバータ３の出力は時刻ｔ4
にて論理“１”から論理“０”へと変化する。このた
め、時刻ｔ4 で第２トランジスタＴｒ２のゲートＧ２が
論理“１”から論理“０”へと変化した後、第１トラン
ジスタＴｒ１のゲートＧ１が時刻ｔ5 で論理“１”から
論理“０”へと変化する。これより、第２トランジスタ
Ｔｒ２が時刻ｔ4 でオフした後、第１トランジスタＴｒ
１が時刻ｔ5 でオンする。従って、第１、第２トランジ
スタが同時に導通しないため貫通電流は流れない。この
ようにして貫通電流が流れるのを防ぐことが可能とな
る。
【００１９】本発明の実施例によれば、遅延回路ＤＬを
用いてプリバッファＰＢの出力タイミングをずらし、第
１、第２トランジスタが同時に導通することを防ぐよう
にしたので、貫通電流の発生を防止することができる。
なお、時刻ｔ2 、ｔ3 間の間隔及び時刻ｔ4 、ｔ5 間の
間隔を短くしてデータの確定を速めることもできる。こ
の際、それらの間隔を短くしすぎて貫通電流が流れて
も、その電流値が許容範囲内のものであれば支障はな
い。また、時刻ｔ2 、ｔ3 の間の間隔と時刻4 、ｔ5 の
間の間隔は等しくなくてもよい。このようにして、貫通
電流を低減させることにより、電源ノイズの抑制を図
り、消費電力を抑えることが可能である。また、新たに
必要とされる回路は遅延回路ＤＬのみなので、回路のパ
ターン面積の増大を極力抑えることが可能である。上述
のことから、本実施例は、ＬＳＩ回路全般において適用
できる。
用いてプリバッファＰＢの出力タイミングをずらし、第
１、第２トランジスタが同時に導通することを防ぐよう
にしたので、貫通電流の発生を防止することができる。
なお、時刻ｔ2 、ｔ3 間の間隔及び時刻ｔ4 、ｔ5 間の
間隔を短くしてデータの確定を速めることもできる。こ
の際、それらの間隔を短くしすぎて貫通電流が流れて
も、その電流値が許容範囲内のものであれば支障はな
い。また、時刻ｔ2 、ｔ3 の間の間隔と時刻4 、ｔ5 の
間の間隔は等しくなくてもよい。このようにして、貫通
電流を低減させることにより、電源ノイズの抑制を図
り、消費電力を抑えることが可能である。また、新たに
必要とされる回路は遅延回路ＤＬのみなので、回路のパ
ターン面積の増大を極力抑えることが可能である。上述
のことから、本実施例は、ＬＳＩ回路全般において適用
できる。
【００２０】
【発明の効果】本発明によれば、入力端における入力デ
ータのレベルが変化してもそれらの変化を第１、第２ス
イッチング素子にタイミングをずらして伝えるようにし
たので、これにより第１、第２スイッチング素子に流れ
る貫通電流を極力抑制することができる。
ータのレベルが変化してもそれらの変化を第１、第２ス
イッチング素子にタイミングをずらして伝えるようにし
たので、これにより第１、第２スイッチング素子に流れ
る貫通電流を極力抑制することができる。
【図１】本発明の一実施例の半導体出力回路。
【図２】図１の半導体出力回路のタイミングチャート。
【図３】従来の半導体出力回路。
【図４】図３の半導体出力回路のタイミングチャート。
１ 第１ＮＡＮＤゲート ２ 第２ＮＡＮＤゲート ３ インバータ ４ ＡＮＤゲート ５ ＯＲゲート ６ 立上がりエッジ遅延回路 ７ 立下がりエッジ遅延回路 ８ 出力端 ＤＬ 遅延回路 ＰＢ プリバッファ Ｔｒ１ 第１トランジスタ Ｔｒ２ 第２トランジスタ
Claims (5)
- 【請求項１】入力データが加えられるデータ入力端と、 高圧側電源と低圧側電源との間に直列に接続される前記
入力データに応じて一方がオンし他方がオフする、接続
中点がデータ出力端とされた、第１スイッチング素子及
び第２スイッチング素子を有する出力バッファと、 前記入力端と前記第１、第２スイッチング素子のそれぞ
れの制御端との間に接続され、前記第１、第２スイッチ
ング素子のうち、オン状態のスイッチング素子を先にオ
フさせ、その後オフ状態のスイッチング素子をオンさせ
る制御を行う制御手段と、を備えることを特徴とする出
力回路。 - 【請求項２】前記制御手段は、 前記入力端と前記第１、第２スイッチング素子のいずれ
か一方の制御端との間に接続され、入力データに応じた
データの論理“０”から論理“１”へと変化する立上が
りエッジのみを遅延して出力し、前記入力データに応じ
たデータの論理“１”から論理“０”へと変化する立下
がりエッジは遅延させることなくそのまま出力する立上
がりエッジ遅延手段と、 前記入力端と前記第１、第２スイッチング素子の他方の
制御端との間に接続され、入力データに応じたデータの
論理“１”から論理“０”へと変化する立下がりエッジ
のみを遅延して出力し、前記入力データに応じたデータ
の論理“０”から論理“１”へと変化する立上がりエッ
ジは遅延することなくそのまま出力する立下がりエッジ
遅延手段と、 を備えることを特徴とする請求項１記載の出力回路。 - 【請求項３】前記立上がりエッジ遅延手段は、入力デー
タに応じたデータの立上がりエッジのみを遅延して出力
する遅延回路と、この遅延回路の出力と入力データに応
じたデータとの論理をとるゲートと、を有し、 前記立下がりエッジ遅延手段は、入力データに応じたデ
ータの立下がりエッジのみを遅延して出力する遅延回路
と、この遅延回路の出力と入力データに応じたデータと
の論理をとるゲートと、を有することを特徴とする請求
項２記載の出力回路。 - 【請求項４】前記制御手段の出力と前記出力バッファに
おける第１、第２のスイッチング素子の制御端との間に
接続される論理ゲートを有し、 そのいずれか１つの論理ゲートによって前記出力バッフ
ァを制御する、 プリバッファを備えたこと特徴とする請求項１乃至請求
項３の１つに記載の出力回路。 - 【請求項５】前記出力バッファにおける前記第１、第２
スイッチング素子はＣＭＯＳ構造である、請求項１乃至
請求項４の１つに記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298063A JPH07154232A (ja) | 1993-11-29 | 1993-11-29 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298063A JPH07154232A (ja) | 1993-11-29 | 1993-11-29 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154232A true JPH07154232A (ja) | 1995-06-16 |
Family
ID=17854660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5298063A Pending JPH07154232A (ja) | 1993-11-29 | 1993-11-29 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07154232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010178038A (ja) * | 2009-01-29 | 2010-08-12 | Ricoh Co Ltd | 半導体装置 |
-
1993
- 1993-11-29 JP JP5298063A patent/JPH07154232A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010178038A (ja) * | 2009-01-29 | 2010-08-12 | Ricoh Co Ltd | 半導体装置 |
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