JPH066265A - 等化器 - Google Patents
等化器Info
- Publication number
- JPH066265A JPH066265A JP15531892A JP15531892A JPH066265A JP H066265 A JPH066265 A JP H066265A JP 15531892 A JP15531892 A JP 15531892A JP 15531892 A JP15531892 A JP 15531892A JP H066265 A JPH066265 A JP H066265A
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- JP
- Japan
- Prior art keywords
- received signal
- equalization
- sampling
- signal
- sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、サンプリングクロックにタ
イミングオフセットがある場合でも優れた等化特性が得
られる等化器を提供することである。 【構成】 本発明は、入力端子５より入力された信号を
互いに位相が異なるサンプリングクロックでサンプリン
グし、複数の受信信号系列を生成するサンプリング手段
１と、予め指定された受信信号系列の指定された区間を
選択して出力する系列選択手段２と、系列選択手段２か
ら入力された信号を等化して等化誤差を出力し判定信号
を出力端子６より出力する等化手段３と、各受信信号系
列の一定区間を指定して等化を行った時の受信信号の２
乗和を同一区間の等化誤差の２乗和で除算したＳＮ比を
求め、受信信号系列のＳＮ比が最大となる受信信号系列
の全区間を指定して等化するように制御する制御手段４
とを含む。
イミングオフセットがある場合でも優れた等化特性が得
られる等化器を提供することである。 【構成】 本発明は、入力端子５より入力された信号を
互いに位相が異なるサンプリングクロックでサンプリン
グし、複数の受信信号系列を生成するサンプリング手段
１と、予め指定された受信信号系列の指定された区間を
選択して出力する系列選択手段２と、系列選択手段２か
ら入力された信号を等化して等化誤差を出力し判定信号
を出力端子６より出力する等化手段３と、各受信信号系
列の一定区間を指定して等化を行った時の受信信号の２
乗和を同一区間の等化誤差の２乗和で除算したＳＮ比を
求め、受信信号系列のＳＮ比が最大となる受信信号系列
の全区間を指定して等化するように制御する制御手段４
とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、等化器に係り、特に、
ディジタル通信において符号間干渉による伝送特性劣化
を抑える等化器に関する。
ディジタル通信において符号間干渉による伝送特性劣化
を抑える等化器に関する。
【０００２】
【従来の技術】ディジタル通信において、符号間干渉に
よる伝送特性劣化を抑える技術として等化器がある。
よる伝送特性劣化を抑える技術として等化器がある。
【０００３】効果的な等化器の一つとして最尤系推定(M
aximum Likelihood Sequence Estimation:MLSE) が知ら
れている。この等化器では可能性のある信号系列に対応
した尤度を算出し、信号判定において、その値が最も大
きい信号系列を選択する。信号系列が長くなると、可能
性がある全ての信号系列の数は指数関数的に増大する。
aximum Likelihood Sequence Estimation:MLSE) が知ら
れている。この等化器では可能性のある信号系列に対応
した尤度を算出し、信号判定において、その値が最も大
きい信号系列を選択する。信号系列が長くなると、可能
性がある全ての信号系列の数は指数関数的に増大する。
【０００４】そこで系列数を減らして演算量を抑えるた
めに、状態推定をビタビアルゴリズムで行うビタビ系等
化器が知られている。
めに、状態推定をビタビアルゴリズムで行うビタビ系等
化器が知られている。
【０００５】等化器を含む従来の受信機について説明す
る。図５は従来の受信機の構成を示す。この受信機は入
力端子５１、Ａ／Ｄ変換器５２、メモリ５３、等化器５
４、及び２つの出力端子５５、５６により構成される。
る。図５は従来の受信機の構成を示す。この受信機は入
力端子５１、Ａ／Ｄ変換器５２、メモリ５３、等化器５
４、及び２つの出力端子５５、５６により構成される。
【０００６】入力端子５１から受信信号が入力される
と、Ａ／Ｄ変換器５２は受信信号をサンプリングし、デ
ィジタル信号に変換する。ここで、受信信号サンプル値
は、シンボル周期Ｔの変調波を含んでおり、サンプリン
グ周期はＴである。受信信号サンプル値は、メモリ５３
に一時的に記憶され、バースト同期及びクロック同期が
確立された後、メモリ５３から取り出された等化器５４
の入力となる。等化器５４は、受信信号を等化して信号
判定を行い、その判定信号を出力端子５５より出力し、
等化誤差を出力端子５６から出力する。出力端子５６か
ら出力される等化誤差は、等化器５４にＭＬＳＥを用い
る場合に、受信信号サンプル値と受信信号推定値との差
である。
と、Ａ／Ｄ変換器５２は受信信号をサンプリングし、デ
ィジタル信号に変換する。ここで、受信信号サンプル値
は、シンボル周期Ｔの変調波を含んでおり、サンプリン
グ周期はＴである。受信信号サンプル値は、メモリ５３
に一時的に記憶され、バースト同期及びクロック同期が
確立された後、メモリ５３から取り出された等化器５４
の入力となる。等化器５４は、受信信号を等化して信号
判定を行い、その判定信号を出力端子５５より出力し、
等化誤差を出力端子５６から出力する。出力端子５６か
ら出力される等化誤差は、等化器５４にＭＬＳＥを用い
る場合に、受信信号サンプル値と受信信号推定値との差
である。
【０００７】以下では、送信信号のバースト構成につい
て説明する。メモリ５３から等化器５４へ入力される信
号は、図６に示すようなバースト構成で送信され、トレ
ーニング信号と呼ばれる既知信号の後に、データ信号が
続く。等化器５４は、このトレーニング信号を用いて初
期化を行い、データ信号区間において受信信号を等化し
て信号判定を行う。
て説明する。メモリ５３から等化器５４へ入力される信
号は、図６に示すようなバースト構成で送信され、トレ
ーニング信号と呼ばれる既知信号の後に、データ信号が
続く。等化器５４は、このトレーニング信号を用いて初
期化を行い、データ信号区間において受信信号を等化し
て信号判定を行う。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
従来の技術のサンプリングクロックと等化特性におい
て、サンプリングクロックのタイミングのオフセットに
より等化器の特性が劣化するという問題がある。図７は
受信信号のサンプリング状態を表す。但し、同図は、波
形歪及び雑音がない信号波形を示すものである。同図に
おいて、Ｔはサンプリング周期を表し、一点鎖線は信号
判定の閾値を示す。サンプリングクロックのタイミング
オフセットが０の場合は、同図のサンプリング１に対応
しており、タイミングオフセットがＴ／２の場合は、同
図のサンプリング２に対応している。
従来の技術のサンプリングクロックと等化特性におい
て、サンプリングクロックのタイミングのオフセットに
より等化器の特性が劣化するという問題がある。図７は
受信信号のサンプリング状態を表す。但し、同図は、波
形歪及び雑音がない信号波形を示すものである。同図に
おいて、Ｔはサンプリング周期を表し、一点鎖線は信号
判定の閾値を示す。サンプリングクロックのタイミング
オフセットが０の場合は、同図のサンプリング１に対応
しており、タイミングオフセットがＴ／２の場合は、同
図のサンプリング２に対応している。
【０００９】上記のサンプリングクロックと等化特性に
おいて、タイミングオフセットが０の場合は、受信信号
サンプリング値のレベルは常に一定であるが、タイミン
グオフセットがＴ／２程度になると、レベルが極端に小
さくなる場合がある。雑音がある場合には、受信信号サ
ンプリング値のレベルが小さくなると、等化器の特性が
劣化するので、サンプリングクロックのタイミングオフ
セットにより等化器の特性は劣化する。
おいて、タイミングオフセットが０の場合は、受信信号
サンプリング値のレベルは常に一定であるが、タイミン
グオフセットがＴ／２程度になると、レベルが極端に小
さくなる場合がある。雑音がある場合には、受信信号サ
ンプリング値のレベルが小さくなると、等化器の特性が
劣化するので、サンプリングクロックのタイミングオフ
セットにより等化器の特性は劣化する。
【００１０】このように、従来の等化器を含む受信機の
構成では、サンプリング周期がシンボル周期と一致して
いるため、サンプリングクロックのタイミングオフセッ
トにより等化特性が大幅に劣化するという欠点がある。
構成では、サンプリング周期がシンボル周期と一致して
いるため、サンプリングクロックのタイミングオフセッ
トにより等化特性が大幅に劣化するという欠点がある。
【００１１】本発明は、上記の点に鑑みなされたもの
で、サンプリングクロックにタイミングオフセットがあ
る場合でも優れた等化特性が得られる等化器を提供する
ことを目的とする。
で、サンプリングクロックにタイミングオフセットがあ
る場合でも優れた等化特性が得られる等化器を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理構成
図を示す。
図を示す。
【００１３】本発明の等化器は、入力端子５より入力さ
れた信号を互いに位相が異なるサンプリングクロックで
サンプリングし、複数の受信信号系列を生成するサンプ
リング手段１と、予め指定された受信信号系列の指定さ
れた区間を選択して出力する系列選択手段２と、系列選
択手段２から入力された信号を等化して等化誤差を出力
し、判定信号を出力端子６より出力する等化手段３と、
各受信信号系列の一定区間を指定して等化を行った時の
受信信号の２乗和を同一区間の等化誤差の２乗和で除算
したＳＮ比を求め、受信信号系列のＳＮ比が最大となる
受信信号系列の全区間を指定して等化するように制御す
る制御手段４とを含む。
れた信号を互いに位相が異なるサンプリングクロックで
サンプリングし、複数の受信信号系列を生成するサンプ
リング手段１と、予め指定された受信信号系列の指定さ
れた区間を選択して出力する系列選択手段２と、系列選
択手段２から入力された信号を等化して等化誤差を出力
し、判定信号を出力端子６より出力する等化手段３と、
各受信信号系列の一定区間を指定して等化を行った時の
受信信号の２乗和を同一区間の等化誤差の２乗和で除算
したＳＮ比を求め、受信信号系列のＳＮ比が最大となる
受信信号系列の全区間を指定して等化するように制御す
る制御手段４とを含む。
【００１４】
【作用】本発明は、位相が異なるサンプリングクロック
でサンプリングされた複数の受信信号系列を用意し、一
定区間における受信信号の２乗和を同一区間の等化誤差
の２乗和で除算したＳＮ比を求め、ＳＮ比の値が最大と
なる受信信号系列を等化するように制御することによ
り、サンプリングクロックにタイミングオフセットがあ
る場合でも、最適な受信信号のサンプリング点を推定す
る。
でサンプリングされた複数の受信信号系列を用意し、一
定区間における受信信号の２乗和を同一区間の等化誤差
の２乗和で除算したＳＮ比を求め、ＳＮ比の値が最大と
なる受信信号系列を等化するように制御することによ
り、サンプリングクロックにタイミングオフセットがあ
る場合でも、最適な受信信号のサンプリング点を推定す
る。
【００１５】
【実施例】図２は本発明の一実施例の受信機の構成を示
す。同図中、図１と同一構成部分には同一符号を付し、
その説明を省略する。
す。同図中、図１と同一構成部分には同一符号を付し、
その説明を省略する。
【００１６】同図に示す受信機は、入力端子５、Ａ／Ｄ
変換機１１，１２，１３，メモリ１４，１５，１６、セ
レクタ２０、等化器３０、制御回路４０及び出力端子６
より構成される。
変換機１１，１２，１３，メモリ１４，１５，１６、セ
レクタ２０、等化器３０、制御回路４０及び出力端子６
より構成される。
【００１７】入力端子５から受信信号が入力されると、
Ａ／Ｄ変換器１１，１２，１３はそれぞれ位相が異なる
サンプリングブロックで受信信号をサンプリングし、デ
ィジタル信号に変換し、受信信号系列Ｓ１，Ｓ２，Ｓ３
を生成し、さらに、メモリ１４、１５、１６に入力す
る。
Ａ／Ｄ変換器１１，１２，１３はそれぞれ位相が異なる
サンプリングブロックで受信信号をサンプリングし、デ
ィジタル信号に変換し、受信信号系列Ｓ１，Ｓ２，Ｓ３
を生成し、さらに、メモリ１４、１５、１６に入力す
る。
【００１８】メモリ１４は受信信号系列Ｓ１を、メモリ
１５は受信信号系列Ｓ２を、メモリ１６は受信信号系列
Ｓ３をそれぞれ一時記憶する。メモリ１４、１５、１６
に記憶されている受信信号系列Ｓ１，Ｓ２，Ｓ３は、バ
ースト同期及びクロック信号が確立された後にメモリ１
４〜１６から取り出される。このときメモリ１１，１
２，１３からの出力である受信信号系列Ｓ１，Ｓ２，Ｓ
３から１つが選択され、出力される。結局、メモリ１
４、１５、１６の出力は、指定された受信信号系列の指
定された区間が出力されることになる。
１５は受信信号系列Ｓ２を、メモリ１６は受信信号系列
Ｓ３をそれぞれ一時記憶する。メモリ１４、１５、１６
に記憶されている受信信号系列Ｓ１，Ｓ２，Ｓ３は、バ
ースト同期及びクロック信号が確立された後にメモリ１
４〜１６から取り出される。このときメモリ１１，１
２，１３からの出力である受信信号系列Ｓ１，Ｓ２，Ｓ
３から１つが選択され、出力される。結局、メモリ１
４、１５、１６の出力は、指定された受信信号系列の指
定された区間が出力されることになる。
【００１９】等化器３０は、セレクタ２０の出力を入力
とし、受信信号を等化して判定信号を出力端子６から出
力し、一方、等化誤差を制御回路４０に入力する。
とし、受信信号を等化して判定信号を出力端子６から出
力し、一方、等化誤差を制御回路４０に入力する。
【００２０】また、制御回路４０は、等化誤差及びセレ
クタ２０の出力を用いてメモリ１４、１５、１６、セレ
クタ２０を制御する。
クタ２０の出力を用いてメモリ１４、１５、１６、セレ
クタ２０を制御する。
【００２１】以下に制御回路４０の動作について説明す
る。図３は本発明の一実施例の制御回路の動作を説明す
るための図を示す。
る。図３は本発明の一実施例の制御回路の動作を説明す
るための図を示す。
【００２２】最初に、制御回路４０は、受信信号系列Ｓ
１のトレーニング信号区間に対応する受信信号系列を出
力するようにメモリ１４〜１６及びセレクタ２０を制御
する。時刻ｔ0 から時刻ｔ1 の間、等化器３０に受信信
号系列Ｓ１のトレーニング信号区間に対応する受信信号
系列が入力される。
１のトレーニング信号区間に対応する受信信号系列を出
力するようにメモリ１４〜１６及びセレクタ２０を制御
する。時刻ｔ0 から時刻ｔ1 の間、等化器３０に受信信
号系列Ｓ１のトレーニング信号区間に対応する受信信号
系列が入力される。
【００２３】制御回路４０はこの間、等化器３０から出
力される等化誤差及びセレクタ２０の出力を用いて、受
信信号系列Ｓ１のトレーニング信号区間における受信信
号の２乗和を等化誤差の２乗和で除算したＳＮ比を求め
る。同様に、時刻ｔ1 から時刻ｔ2 の間では受信信号系
列Ｓ２のトレーニング信号区間、時刻ｔ2 から時刻ｔ 3
の間では受信信号系列Ｓ３のトレーニング信号区間に対
応する受信信号系列がセレクタ２０の出力となるように
制御する。そして、受信信号系列Ｓ２，Ｓ３に対応した
ＳＮ比を求める。ＳＮ比が良い程、等化特性は向上する
ので、時刻ｔ3においてＳＮ比が最大となる受信信号系
列を判定し、その受信信号系列の全区間が等化されるよ
うに制御する。
力される等化誤差及びセレクタ２０の出力を用いて、受
信信号系列Ｓ１のトレーニング信号区間における受信信
号の２乗和を等化誤差の２乗和で除算したＳＮ比を求め
る。同様に、時刻ｔ1 から時刻ｔ2 の間では受信信号系
列Ｓ２のトレーニング信号区間、時刻ｔ2 から時刻ｔ 3
の間では受信信号系列Ｓ３のトレーニング信号区間に対
応する受信信号系列がセレクタ２０の出力となるように
制御する。そして、受信信号系列Ｓ２，Ｓ３に対応した
ＳＮ比を求める。ＳＮ比が良い程、等化特性は向上する
ので、時刻ｔ3においてＳＮ比が最大となる受信信号系
列を判定し、その受信信号系列の全区間が等化されるよ
うに制御する。
【００２４】なお、各受信信号系列で受信信号の２乗和
に差が顕著ではないときには、等化誤差の２乗和が最小
となる受信信号系列を選択する簡易的な方法も考えられ
る。
に差が顕著ではないときには、等化誤差の２乗和が最小
となる受信信号系列を選択する簡易的な方法も考えられ
る。
【００２５】また、上記実施例では、指定された区間と
してトレーニング信号区間とし、この区間におけるＳＮ
比を求めたが、データ信号区間または、トレーニング信
号区間の一部でもよい。
してトレーニング信号区間とし、この区間におけるＳＮ
比を求めたが、データ信号区間または、トレーニング信
号区間の一部でもよい。
【００２６】図４は本発明の効果を示すシミュレーショ
ン結果のグラフであり、効果を確かめるために、計算機
シミュレーションを行ったものである。同図において、
縦軸はビット誤り率を示し、横軸は、タイミングオフセ
ットを示す。
ン結果のグラフであり、効果を確かめるために、計算機
シミュレーションを行ったものである。同図において、
縦軸はビット誤り率を示し、横軸は、タイミングオフセ
ットを示す。
【００２７】変調方式はロールオフ率０．５のＱＰＳＫ
変調、伝送路推定にＲＬＳアルゴリズムを適用し、その
忘却計数λを０．８とした。伝送路モデルは、遅延時間
１Ｔの２波静的モデルで、先行波と遅延波は等レベルで
位相差が０であり、Ｅb ／Ｎ 0 ＝８dBとした。白丸の印
は従来の構成によるシミュレーションの結果を示し、黒
丸の印は、本発明の構成によるシミュレーションの結果
を示す。同図からわかるように、本発明を適用した場合
は、タイミングオフセット値０の近傍を除いて劣化が抑
えられている。特にオフセットが±Ｔ／２のときに、効
果が大きい。
変調、伝送路推定にＲＬＳアルゴリズムを適用し、その
忘却計数λを０．８とした。伝送路モデルは、遅延時間
１Ｔの２波静的モデルで、先行波と遅延波は等レベルで
位相差が０であり、Ｅb ／Ｎ 0 ＝８dBとした。白丸の印
は従来の構成によるシミュレーションの結果を示し、黒
丸の印は、本発明の構成によるシミュレーションの結果
を示す。同図からわかるように、本発明を適用した場合
は、タイミングオフセット値０の近傍を除いて劣化が抑
えられている。特にオフセットが±Ｔ／２のときに、効
果が大きい。
【００２８】図４の結果から明らかなように、従来の技
術に比べてタイミングオフセットによる劣化を抑えるこ
とができる。
術に比べてタイミングオフセットによる劣化を抑えるこ
とができる。
【００２９】
【発明の効果】上述のように、本発明によれば、一定区
間における受信信号の２乗和を同一区間の等化誤差の２
乗和で除算したＳＮ比を求めてＳＮ比が最大になるよう
に制御する制御装置を用いることにより、最適な受信信
号のサンプリング点を推定するので、サンプリングクロ
ックにタイミングオフセットがある場合でも等化器は良
好に動作する。
間における受信信号の２乗和を同一区間の等化誤差の２
乗和で除算したＳＮ比を求めてＳＮ比が最大になるよう
に制御する制御装置を用いることにより、最適な受信信
号のサンプリング点を推定するので、サンプリングクロ
ックにタイミングオフセットがある場合でも等化器は良
好に動作する。
【図１】本発明の原理構成図である。
【図２】本発明の一実施例の受信機の構成図である。
【図３】本発明の一実施例の制御回路の動作を説明する
ための図である。
ための図である。
【図４】本発明の効果を示すシミュレーション結果のグ
ラフである。
ラフである。
【図５】従来の等化器を含む受信機の構成図である。
【図６】バースト信号の構成図である。
【図７】受信信号のサンプリングの状態を表す図であ
る。
る。
１ サンプリング手段 ２ 系列選択手段 ３ 等化手段 ４ 制御手段 ５ 入力端子 ６ 出力端子 １１ Ａ／Ｄ変換器 １２ Ａ／Ｄ変換器 １３ Ａ／Ｄ変換器 １４ メモリ １５ メモリ １６ メモリ ２０ セレクタ ３０ 等化器 ４０ 制御回路 ５１ 入力端子 ５２ Ａ／Ｄ変換器 ５３ メモリ ５４ 等化器 ５５ 出力端子 ５６ 出力端子
Claims (1)
- 【請求項１】 互いに位相が異なるサンプリングクロッ
クで受信信号をサンプリングし、複数の受信信号系列を
生成するサンプリング手段と、 予め指定された受信信号系列の指定された区間を選択し
て出力する系列選択手段と、 該系列選択手段から入力された信号を等化して判定信号
と等化誤差を出力する等化手段と、 各受信信号系列の一定区間を指定して等化を行った時の
受信信号の２乗和を同一区間の等化誤差の２乗和で除算
したＳＮ比を求め、該受信信号系列の該ＳＮ比が最大と
なる受信信号系列の全区間を指定して等化するように制
御する制御手段とを含むことを特徴とする等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15531892A JPH066265A (ja) | 1992-06-15 | 1992-06-15 | 等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15531892A JPH066265A (ja) | 1992-06-15 | 1992-06-15 | 等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066265A true JPH066265A (ja) | 1994-01-14 |
Family
ID=15603269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15531892A Pending JPH066265A (ja) | 1992-06-15 | 1992-06-15 | 等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066265A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050073137A (ko) * | 2004-01-09 | 2005-07-13 | 이상언 | 얼음알갱이를 이용한 아이스 블라스트 장치 |
| CN100387049C (zh) * | 1999-04-30 | 2008-05-07 | 松下电器产业株式会社 | 帧转换器和转换方法以及数字摄像机与监视系统 |
| CN113570991A (zh) * | 2020-04-29 | 2021-10-29 | 硅工厂股份有限公司 | 数据驱动装置和数据驱动系统 |
-
1992
- 1992-06-15 JP JP15531892A patent/JPH066265A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100387049C (zh) * | 1999-04-30 | 2008-05-07 | 松下电器产业株式会社 | 帧转换器和转换方法以及数字摄像机与监视系统 |
| KR20050073137A (ko) * | 2004-01-09 | 2005-07-13 | 이상언 | 얼음알갱이를 이용한 아이스 블라스트 장치 |
| CN113570991A (zh) * | 2020-04-29 | 2021-10-29 | 硅工厂股份有限公司 | 数据驱动装置和数据驱动系统 |
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