JPH066331Y2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH066331Y2 JPH066331Y2 JP7524085U JP7524085U JPH066331Y2 JP H066331 Y2 JPH066331 Y2 JP H066331Y2 JP 7524085 U JP7524085 U JP 7524085U JP 7524085 U JP7524085 U JP 7524085U JP H066331 Y2 JPH066331 Y2 JP H066331Y2
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- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、マトリクス状に配列された液晶セルからな
る液晶表示装置に関する。
る液晶表示装置に関する。
一般に、マトリクス状に配列された液晶セルからなる液
晶表示装置は、複数の信号電極ラインとしてのＹ電極ラ
インと，各Ｙ電極ラインに接触しないように直交して設
けられた複数の走査電極ラインとしてのＸ電極ライン
と，各Ｙ電極ラインと各Ｘ電極ラインとの各交差点に設
けられてドレイン，ゲートがそれぞれ前記各交差点を形
成するＹ電極ラインおよびＸ電極ラインに接続されマト
リクス状に配列された複数個の薄膜トランジスタ（以下
ＴＦＴという）とが設けられた一方の基板である下部電
極基板と，各ＴＦＴの透明共通電極が設けられた他方の
基板である上部電極基板と、各ＴＦＴのソースと共通電
極との間に設けられてマトリクス状に配列されて両基板
に挾持された複数個の液晶セルとにより構成されてい
る。
晶表示装置は、複数の信号電極ラインとしてのＹ電極ラ
インと，各Ｙ電極ラインに接触しないように直交して設
けられた複数の走査電極ラインとしてのＸ電極ライン
と，各Ｙ電極ラインと各Ｘ電極ラインとの各交差点に設
けられてドレイン，ゲートがそれぞれ前記各交差点を形
成するＹ電極ラインおよびＸ電極ラインに接続されマト
リクス状に配列された複数個の薄膜トランジスタ（以下
ＴＦＴという）とが設けられた一方の基板である下部電
極基板と，各ＴＦＴの透明共通電極が設けられた他方の
基板である上部電極基板と、各ＴＦＴのソースと共通電
極との間に設けられてマトリクス状に配列されて両基板
に挾持された複数個の液晶セルとにより構成されてい
る。
そして、映像信号を所定のサンプリングクロックにより
サンプリングしてホールドし、連続する１水平走査分の
映像信号を各Ｙ電極ラインの数の並列の映像信号に変換
して水平同期信号に同期して出力するサンプルホールド
部と、水平同期信号に同期して各Ｘ電極ラインに順次に
走査パルスを出力して各Ｘ電極ラインにゲートが接続さ
れた各ＴＦＴをオン状態にするシフトレジスタとからな
る駆動回路により前記した液晶表示装置が駆動されるよ
うになっており、オン状態の各Ｘ電極ラインごとの各Ｔ
ＦＴを介して前記サンプルホールド部からの並列映像信
号が各液晶セルに入力され、前記各液晶セルが駆動され
る。
サンプリングしてホールドし、連続する１水平走査分の
映像信号を各Ｙ電極ラインの数の並列の映像信号に変換
して水平同期信号に同期して出力するサンプルホールド
部と、水平同期信号に同期して各Ｘ電極ラインに順次に
走査パルスを出力して各Ｘ電極ラインにゲートが接続さ
れた各ＴＦＴをオン状態にするシフトレジスタとからな
る駆動回路により前記した液晶表示装置が駆動されるよ
うになっており、オン状態の各Ｘ電極ラインごとの各Ｔ
ＦＴを介して前記サンプルホールド部からの並列映像信
号が各液晶セルに入力され、前記各液晶セルが駆動され
る。
すなわち、第５図に示すように、ＴＦＴ(Tr)のゲート
(G)に，Ｘ電極ラインに接続された接続端子(1)を介して
前記シフトレジスタから走査パルスが入力され、ＴＦＴ
(Tr)がオンして液晶セル(LC)に，Ｙ電極ラインに接続さ
れた接続端子(2)およびドレイン(D)，ソース(S)を介し
て前記サンプルホールド部からの並列映像信号が入力さ
れ、ＴＦＴ(Tr)がオフして次のオンするまでの間、前記
並列映像信号による電圧が液晶セル(LC)に保持され、液
晶セル(LC)が駆動される。
(G)に，Ｘ電極ラインに接続された接続端子(1)を介して
前記シフトレジスタから走査パルスが入力され、ＴＦＴ
(Tr)がオンして液晶セル(LC)に，Ｙ電極ラインに接続さ
れた接続端子(2)およびドレイン(D)，ソース(S)を介し
て前記サンプルホールド部からの並列映像信号が入力さ
れ、ＴＦＴ(Tr)がオフして次のオンするまでの間、前記
並列映像信号による電圧が液晶セル(LC)に保持され、液
晶セル(LC)が駆動される。
ところで、通常ＴＦＴ，とくに絶縁ゲート型ＴＦＴであ
るMOSFETは特性上ディプレッション形とエンハンスメン
ト形とに分けられ、ディプレッション形，エンハンスメ
ント形のＴＦＴのVGS−RDS特性はそれぞれ第６図，第７
図に示すようになる。ここでVGSはゲート，ソース間電
圧，RDSはドレイン，ソース間抵抗であり、RONはオン抵
抗であり、VGS＝０におけるRDSの値を示し、VPはピンチ
オフ電圧を示し、負の電圧となる。
るMOSFETは特性上ディプレッション形とエンハンスメン
ト形とに分けられ、ディプレッション形，エンハンスメ
ント形のＴＦＴのVGS−RDS特性はそれぞれ第６図，第７
図に示すようになる。ここでVGSはゲート，ソース間電
圧，RDSはドレイン，ソース間抵抗であり、RONはオン抵
抗であり、VGS＝０におけるRDSの値を示し、VPはピンチ
オフ電圧を示し、負の電圧となる。
そして、第６図に示すような特性を有するディプレッシ
ョン形のＴＦＴをオンする場合、第８図(a)に示すよう
に、前記したＴＦＴ(Tr)のゲート(G)に，ゲート電位が
同図(a)中の１点鎖線のようなVCを基準電圧として最大
電圧VVから最小電圧VV′（＝2VC−VV）の範囲で電圧レ
ベルが変化する映像信号によるソース電位以上になるよ
うな電圧，すなわち前記映像信号の最大電圧VV以上の電
圧VHを加えれば、ＴＦＴ(Tr)がオンし、前記した映像信
号をサンプリングして得られる並列映像信号が前記液晶
セル(LC)に入力され、逆にオフする場合には、同図(a)
に示すように、ＴＦＴ(Tr)のゲート，ソース間電圧VGS
がピンチオフ電圧VP以下になるような電圧VLをＴＦＴ(T
r)のゲート(G)に加えれば、ＴＦＴ(Tr)がオフする。
ョン形のＴＦＴをオンする場合、第８図(a)に示すよう
に、前記したＴＦＴ(Tr)のゲート(G)に，ゲート電位が
同図(a)中の１点鎖線のようなVCを基準電圧として最大
電圧VVから最小電圧VV′（＝2VC−VV）の範囲で電圧レ
ベルが変化する映像信号によるソース電位以上になるよ
うな電圧，すなわち前記映像信号の最大電圧VV以上の電
圧VHを加えれば、ＴＦＴ(Tr)がオンし、前記した映像信
号をサンプリングして得られる並列映像信号が前記液晶
セル(LC)に入力され、逆にオフする場合には、同図(a)
に示すように、ＴＦＴ(Tr)のゲート，ソース間電圧VGS
がピンチオフ電圧VP以下になるような電圧VLをＴＦＴ(T
r)のゲート(G)に加えれば、ＴＦＴ(Tr)がオフする。
このとき、ＴＦＴ(Tr)には構造上ゲート(G)，ソース(S)
間に寄生容量が必ず存在し、たとえば前記したようなデ
ィプレッション形のＴＦＴ(Tr)のオン時の等価回路は第
８図(b)のようになり、同図(b)において、CGSはＴＦＴ
(Tr)のゲート(G)，ソース(S)間に寄生容量、CLは液晶セ
ル(LC)の等価容量を示す。
間に寄生容量が必ず存在し、たとえば前記したようなデ
ィプレッション形のＴＦＴ(Tr)のオン時の等価回路は第
８図(b)のようになり、同図(b)において、CGSはＴＦＴ
(Tr)のゲート(G)，ソース(S)間に寄生容量、CLは液晶セ
ル(LC)の等価容量を示す。
一方、第７図に示すような特性を有するエンハンスメン
ト形のＴＦＴをオンする場合、第９図(a)に示すよう
に、第８図(a)の場合と同様に第９図(a)中の１点鎖線の
ようなVCを基準電圧として最大電圧VVから最小電圧VV′
（＝2VC−VV）の範囲で電圧レベルが変化する映像信号
の最大電圧VV以上の電圧VH′をＴＦＴ(Tr)のゲート(G)
に加えれば、ＴＦＴ(Tr)がオンし、逆にオフする場合に
は、同図(a)に示すように、ＴＦＴ(Tr)のゲート(G)に，
ＴＦＴ(Tr)のゲート電位が前記した映像信号によるソー
ス電位以下になるような電圧，すなわち前記映像信号の
最小電圧VV′以下の電圧VL′を加えれば、ＴＦＴ(Tr)が
オフする。
ト形のＴＦＴをオンする場合、第９図(a)に示すよう
に、第８図(a)の場合と同様に第９図(a)中の１点鎖線の
ようなVCを基準電圧として最大電圧VVから最小電圧VV′
（＝2VC−VV）の範囲で電圧レベルが変化する映像信号
の最大電圧VV以上の電圧VH′をＴＦＴ(Tr)のゲート(G)
に加えれば、ＴＦＴ(Tr)がオンし、逆にオフする場合に
は、同図(a)に示すように、ＴＦＴ(Tr)のゲート(G)に，
ＴＦＴ(Tr)のゲート電位が前記した映像信号によるソー
ス電位以下になるような電圧，すなわち前記映像信号の
最小電圧VV′以下の電圧VL′を加えれば、ＴＦＴ(Tr)が
オフする。
このとき、前記したようなエンハンスメント形のＴＦＴ
(Tr)のオフ時の等価回路は第９図(b)のようになり、同
図(b)中のCGS，CLは第８図(b)の場合と同様に、ゲー
ト，ソース間の寄生容量，液晶セル(LC)の等価容量を示
す。
(Tr)のオフ時の等価回路は第９図(b)のようになり、同
図(b)中のCGS，CLは第８図(b)の場合と同様に、ゲー
ト，ソース間の寄生容量，液晶セル(LC)の等価容量を示
す。
しかし、前記したようにディプレッション形のＴＦＴ(T
r)をオンする場合、映像信号の電圧以上の電圧をＴＦＴ
(Tr)のゲートに印加するため、ＴＦＴ(Tr)のオンの際
に、前記映像信号の電圧レベルの変化に伴ってＴＦＴ(T
r)のゲート(G)，ソース(S)間に電位差が生じ、寄生容量
CGSからの寄生電流igが第８図(b)に示すようにＴＦＴ(T
r)のゲート(G)，ソース(S)を介して容量CLに流れ、ＴＦ
Ｔ(Tr)のドレイン(D)，ソース(S)を介して液晶セル(LC)
に入力される映像信号が前記寄生電流igにより乱れ、液
晶セル(LC)の表示画質に乱れが生じるという問題があ
る。
r)をオンする場合、映像信号の電圧以上の電圧をＴＦＴ
(Tr)のゲートに印加するため、ＴＦＴ(Tr)のオンの際
に、前記映像信号の電圧レベルの変化に伴ってＴＦＴ(T
r)のゲート(G)，ソース(S)間に電位差が生じ、寄生容量
CGSからの寄生電流igが第８図(b)に示すようにＴＦＴ(T
r)のゲート(G)，ソース(S)を介して容量CLに流れ、ＴＦ
Ｔ(Tr)のドレイン(D)，ソース(S)を介して液晶セル(LC)
に入力される映像信号が前記寄生電流igにより乱れ、液
晶セル(LC)の表示画質に乱れが生じるという問題があ
る。
一方、前記したようにエンハンスメント形のＴＦＴ(Tr)
をオフする場合、映像信号の電圧以下の電圧をＴＦＴ(T
r)のゲートに印加するため、ＴＦＴ(Tr)のオフの際に、
前記映像信号の電荷レベルの変化に伴ってＴＦＴ(Tr)の
ゲート(G)，ソース(S)間にソース(S)からゲート(G)への
電位差が生じ、ＴＦＴ(Tr)のオン期間に液晶セル(LC)の
容量CLに充電された映像信号による電荷が一部放電さ
れ、第９図(b)に示すように、前記放電による寄生電流i
gがＴＦＴ(Tr)のソース(S)，ゲート(G)を介して寄生容
量CGSに流れ、ＴＦＴ(Tr)が次にオンするまでの間容量C
Lに保持すべき電圧が低下し、液晶セル(LC)の表示画質
が低下してしまうという問題がある。
をオフする場合、映像信号の電圧以下の電圧をＴＦＴ(T
r)のゲートに印加するため、ＴＦＴ(Tr)のオフの際に、
前記映像信号の電荷レベルの変化に伴ってＴＦＴ(Tr)の
ゲート(G)，ソース(S)間にソース(S)からゲート(G)への
電位差が生じ、ＴＦＴ(Tr)のオン期間に液晶セル(LC)の
容量CLに充電された映像信号による電荷が一部放電さ
れ、第９図(b)に示すように、前記放電による寄生電流i
gがＴＦＴ(Tr)のソース(S)，ゲート(G)を介して寄生容
量CGSに流れ、ＴＦＴ(Tr)が次にオンするまでの間容量C
Lに保持すべき電圧が低下し、液晶セル(LC)の表示画質
が低下してしまうという問題がある。
この考案は、前記の点に留意してなされ、各薄膜トラン
ジスタのゲート，ソース間の寄生電流を阻止して各液晶
の表示画質の安定化を図るものであり、複数の信号電極
ラインと，前記各信号電極ラインに直交した複数の走査
電極ラインと，前記各信号電極ラインおよび各走査電極
ラインの交差点に設けられてドレイン，ゲートがそれぞ
れ前記各信号電極ライン，各走査電極ラインに接続され
マトリクス状に配列された複数個の薄膜トランジスタと
が設けられた一方の基板と、前記各トランジスタの共通
電極が設けられた他方の基板と、マトリクス状に配列さ
れた前記両基板間に挾持され前記各トランジスタのドレ
イン，ソースを介して映像信号が入力される複数個の液
晶セルとを備えた液晶表示装置において、前記各トラン
ジスタのゲートの前段にゲート，ソース間の寄生電流を
阻止する方向にダイオードを設けた液晶表示装置であ
る。
ジスタのゲート，ソース間の寄生電流を阻止して各液晶
の表示画質の安定化を図るものであり、複数の信号電極
ラインと，前記各信号電極ラインに直交した複数の走査
電極ラインと，前記各信号電極ラインおよび各走査電極
ラインの交差点に設けられてドレイン，ゲートがそれぞ
れ前記各信号電極ライン，各走査電極ラインに接続され
マトリクス状に配列された複数個の薄膜トランジスタと
が設けられた一方の基板と、前記各トランジスタの共通
電極が設けられた他方の基板と、マトリクス状に配列さ
れた前記両基板間に挾持され前記各トランジスタのドレ
イン，ソースを介して映像信号が入力される複数個の液
晶セルとを備えた液晶表示装置において、前記各トラン
ジスタのゲートの前段にゲート，ソース間の寄生電流を
阻止する方向にダイオードを設けた液晶表示装置であ
る。
したがって、この考案では、液晶表示装置を構成する各
薄膜トランジスタのゲートの前段にダイオードを設け、
各薄膜トランジスタの特性に応じ、各薄膜トランジスタ
のゲート，ソース間の寄生容量からゲート，ソースを介
して各液晶セルに流れる寄生電流，および各トランジス
タのソース，ゲートを介して各液晶セルからゲート，ソ
ース間の寄生容量に流れる寄生電流が阻止され、各液晶
セルに印加されるべき映像信号による電圧の変動が抑制
されることになる。
薄膜トランジスタのゲートの前段にダイオードを設け、
各薄膜トランジスタの特性に応じ、各薄膜トランジスタ
のゲート，ソース間の寄生容量からゲート，ソースを介
して各液晶セルに流れる寄生電流，および各トランジス
タのソース，ゲートを介して各液晶セルからゲート，ソ
ース間の寄生容量に流れる寄生電流が阻止され、各液晶
セルに印加されるべき映像信号による電圧の変動が抑制
されることになる。
つぎに、この考案を、その実施例を示した第１図ないし
第４図について詳細に説明する。
第４図について詳細に説明する。
まず、薄膜トランジスタがディプレッション形である場
合の１実施例の一部を示した第１図について説明する。
合の１実施例の一部を示した第１図について説明する。
同図において、第５図と同一記号は同一のものを示し、
第５図と異なる点は、接続端子(1)およびディプレッシ
ョン形のＴＦＴ(Tr)のゲート(G)にダイオード(3)のカソ
ード，アノードを接続してＴＦＴ(Tr)のゲート(G)の前
段にダイオード(3)をＴＦＴ(Tr)のゲート(G)からソース
(S)への寄生電流を阻止する方向に設け、ＴＦＴ(Tr)の
ゲート(G)，ソース(S)間に電圧帰還用の抵抗(4)を設け
た点である。
第５図と異なる点は、接続端子(1)およびディプレッシ
ョン形のＴＦＴ(Tr)のゲート(G)にダイオード(3)のカソ
ード，アノードを接続してＴＦＴ(Tr)のゲート(G)の前
段にダイオード(3)をＴＦＴ(Tr)のゲート(G)からソース
(S)への寄生電流を阻止する方向に設け、ＴＦＴ(Tr)の
ゲート(G)，ソース(S)間に電圧帰還用の抵抗(4)を設け
た点である。
このとき、ディプレッション形のＴＦＴ(Tr)のオンの際
に、ソース電圧以上，すなわち前記第８図(a)に示すよ
うな映像信号の最大電圧VV以上の電圧を接続端子(1)，
ダイオード(3)を介してＴＦＴ(Tr)のゲート(G)に印加す
ることにより、ＴＦＴ(Tr)のゲート(G)，ソース(S)間に
電位差が生じても、前記第８図(b)に示すようなゲート
(G)，ソース(S)間の寄生容量CGSからの寄生電流igのゲ
ート(G)，ソース(S)を介して容量CLへの流れがダイオー
ド(3)により阻止され、ＴＦＴ(Tr)のドレイン(D)，ソー
ス(S)を介して液晶セル(LC)に入力される映像信号が前
記寄生電流igにより乱れることもなく、液晶セル(LC)の
表示画質の乱れが防止される。
に、ソース電圧以上，すなわち前記第８図(a)に示すよ
うな映像信号の最大電圧VV以上の電圧を接続端子(1)，
ダイオード(3)を介してＴＦＴ(Tr)のゲート(G)に印加す
ることにより、ＴＦＴ(Tr)のゲート(G)，ソース(S)間に
電位差が生じても、前記第８図(b)に示すようなゲート
(G)，ソース(S)間の寄生容量CGSからの寄生電流igのゲ
ート(G)，ソース(S)を介して容量CLへの流れがダイオー
ド(3)により阻止され、ＴＦＴ(Tr)のドレイン(D)，ソー
ス(S)を介して液晶セル(LC)に入力される映像信号が前
記寄生電流igにより乱れることもなく、液晶セル(LC)の
表示画質の乱れが防止される。
つぎに、薄膜トランジスタがエンハンスメント形である
場合の１実施例の一部を示した第２図について説明す
る。
場合の１実施例の一部を示した第２図について説明す
る。
同図において、第１図と同一記号は同一のものもしくは
相当するものを示し、第１図と異なる点は、ダイオード
(3)の接続方向を逆にし、接続端子(1)およびエンハンス
メント形のＴＦＴ(Tr)′のゲート(G)にダイオード(3)の
アノード，カソードを接続した点である。
相当するものを示し、第１図と異なる点は、ダイオード
(3)の接続方向を逆にし、接続端子(1)およびエンハンス
メント形のＴＦＴ(Tr)′のゲート(G)にダイオード(3)の
アノード，カソードを接続した点である。
このとき、エンハンスメント形のＴＦＴ(Tr)′のオフの
際に、ソース電圧以下、すなわち前記第９図(a)に示す
ような映像信号の最小電圧VV′以下の電圧を接続端子
(1)，ダイオード(3)を介してＴＦＴ(Tr)′のゲート(G)
に印加することにより、ＴＦＴ(Tr)′のソース(S)，ゲ
ート(G)間に電位差が生じても、前記第９図(b)に示すよ
うな液晶セル(LC)の容量CLの充電電荷の放電による寄生
電流igのＴＦＴ(Tr)′のソース(S)，ゲート(G)を介した
寄生容量CGSへの流れが阻止され、ＴＦＴ(Tr)′が次に
オンするまでの間容量CLに保持すべき電圧が低下するこ
ともなく、液晶セル(LC)の表示画質の低下が防止され
る。
際に、ソース電圧以下、すなわち前記第９図(a)に示す
ような映像信号の最小電圧VV′以下の電圧を接続端子
(1)，ダイオード(3)を介してＴＦＴ(Tr)′のゲート(G)
に印加することにより、ＴＦＴ(Tr)′のソース(S)，ゲ
ート(G)間に電位差が生じても、前記第９図(b)に示すよ
うな液晶セル(LC)の容量CLの充電電荷の放電による寄生
電流igのＴＦＴ(Tr)′のソース(S)，ゲート(G)を介した
寄生容量CGSへの流れが阻止され、ＴＦＴ(Tr)′が次に
オンするまでの間容量CLに保持すべき電圧が低下するこ
ともなく、液晶セル(LC)の表示画質の低下が防止され
る。
なお、第３図および第４図にそれぞれ示すように、第１
図および第２図にそれぞれ示すＴＦＴ(Tr)，(Tr)′に、
ディプレッション形のＴＦＴ(Tr)およびエンハンスメン
ト形のＴＦＴ(Tr)′をそれぞれ縦続接続した場合に、第
１図および第２図それぞれと同様に、一方のＴＦＴ(T
r)，(Tr)′のゲート(G)の前段にゲート(G)，ソース(S)
間の寄生電流の流れを阻止する方向にダイオード(3)を
設けても、この考案を同様に実施することができる。
図および第２図にそれぞれ示すＴＦＴ(Tr)，(Tr)′に、
ディプレッション形のＴＦＴ(Tr)およびエンハンスメン
ト形のＴＦＴ(Tr)′をそれぞれ縦続接続した場合に、第
１図および第２図それぞれと同様に、一方のＴＦＴ(T
r)，(Tr)′のゲート(G)の前段にゲート(G)，ソース(S)
間の寄生電流の流れを阻止する方向にダイオード(3)を
設けても、この考案を同様に実施することができる。
以上のように、この考案の液晶表示装置によると、ＴＦ
Ｔ(Tr)，(Tr)′の前段にＴＦＴ(Tr)，(Tr)′のゲート
(G)，ソース(S)間の寄生電流を阻止する方向にダイオー
ド(3)を設けたため、ディプレッション形のＴＦＴ(Tr)
のオンの際に、ＴＦＴ(Tr)のゲート(G)，ソース(S)間の
寄生容量からゲート(G)，ソース(S)を介した液晶セル(L
C)への寄生電流の流れを阻止して液晶セル(LC)の表示画
質の乱れを防止することができるとともに、エンハンス
メント形のＴＦＴ(Tr)′のオフの際に、液晶セル(LC)
の、放電によるソース(S)，ゲート(G)を介したＴＦＴ(T
r)′のゲート(G)，ソース(S)間の寄生容量への寄生電流
の流れを阻止して液晶セル(LC)の表示画質の低下を防止
することができ、液晶表示装置の表示画質の安定化およ
び向上を図ることが可能となり、その効果は顕著であ
る。
Ｔ(Tr)，(Tr)′の前段にＴＦＴ(Tr)，(Tr)′のゲート
(G)，ソース(S)間の寄生電流を阻止する方向にダイオー
ド(3)を設けたため、ディプレッション形のＴＦＴ(Tr)
のオンの際に、ＴＦＴ(Tr)のゲート(G)，ソース(S)間の
寄生容量からゲート(G)，ソース(S)を介した液晶セル(L
C)への寄生電流の流れを阻止して液晶セル(LC)の表示画
質の乱れを防止することができるとともに、エンハンス
メント形のＴＦＴ(Tr)′のオフの際に、液晶セル(LC)
の、放電によるソース(S)，ゲート(G)を介したＴＦＴ(T
r)′のゲート(G)，ソース(S)間の寄生容量への寄生電流
の流れを阻止して液晶セル(LC)の表示画質の低下を防止
することができ、液晶表示装置の表示画質の安定化およ
び向上を図ることが可能となり、その効果は顕著であ
る。
第１図ないし第４図はそれぞれこの考案の液晶表示装置
の実施例の一部の結線図、第５図は従来の液晶表示装置
の一部の結線図、第６図および第７図はそれぞれディプ
レッション形，エンハンスメント形の薄膜トランジスタ
のゲート，ソース間電圧とドレイン，ソース間抵抗との
関係図、第８図(a),(b)はそれぞれ第５図の薄膜トラン
ジスタがディプレッション形である場合のゲートに加え
る電圧波形図および当該トランジスタのオン時の等価回
路図、第９図(a),(b)はそれぞれ第５図の薄膜トランジ
スタがエンハンスメント形である場合のゲートに加える
電圧波形図および当該トランジスタのオフ時の等価回路
図である。 (Tr),(Tr)′……薄膜トランジスタ、(LC)……液晶セ
ル、(3)……ダイオード。
の実施例の一部の結線図、第５図は従来の液晶表示装置
の一部の結線図、第６図および第７図はそれぞれディプ
レッション形，エンハンスメント形の薄膜トランジスタ
のゲート，ソース間電圧とドレイン，ソース間抵抗との
関係図、第８図(a),(b)はそれぞれ第５図の薄膜トラン
ジスタがディプレッション形である場合のゲートに加え
る電圧波形図および当該トランジスタのオン時の等価回
路図、第９図(a),(b)はそれぞれ第５図の薄膜トランジ
スタがエンハンスメント形である場合のゲートに加える
電圧波形図および当該トランジスタのオフ時の等価回路
図である。 (Tr),(Tr)′……薄膜トランジスタ、(LC)……液晶セ
ル、(3)……ダイオード。
Claims (1)
- 【請求項１】複数の信号電極ラインと，前記各信号電極
ラインに直交した複数の走査電極ラインと，前記各信号
電極ラインおよび各走査電極ラインの交差点に設けられ
てドレイン，ゲートがそれぞれ前記各信号電極ライン，
各走査電極ラインに接続されマトリクス状に配列された
複数個の薄膜トランジスタとが設けられた一方の基板
と、前記各トランジスタの共通電極が設けられた他方の
基板と、マトリクス状に配列されて前記両基板間に挾持
され前記各トランジスタのドレイン，ソースを介して映
像信号が入力される複数個の液晶セルとを備えた液晶表
示装置において、前記各トランジスタのゲートの前段に
ゲート，ソース間の寄生電流を阻止する方向にダイオー
ドを設けた液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7524085U JPH066331Y2 (ja) | 1985-05-20 | 1985-05-20 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7524085U JPH066331Y2 (ja) | 1985-05-20 | 1985-05-20 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61190592U JPS61190592U (ja) | 1986-11-27 |
| JPH066331Y2 true JPH066331Y2 (ja) | 1994-02-16 |
Family
ID=30616278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7524085U Expired - Lifetime JPH066331Y2 (ja) | 1985-05-20 | 1985-05-20 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066331Y2 (ja) |
-
1985
- 1985-05-20 JP JP7524085U patent/JPH066331Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61190592U (ja) | 1986-11-27 |
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