JPH0664128B2 - Ｍｏｓマルチプレクサ回路の試験回路 - Google Patents
Ｍｏｓマルチプレクサ回路の試験回路Info
- Publication number
- JPH0664128B2 JPH0664128B2 JP61150352A JP15035286A JPH0664128B2 JP H0664128 B2 JPH0664128 B2 JP H0664128B2 JP 61150352 A JP61150352 A JP 61150352A JP 15035286 A JP15035286 A JP 15035286A JP H0664128 B2 JPH0664128 B2 JP H0664128B2
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- 238000012360 testing method Methods 0.000 title claims description 31
- 230000005540 biological transmission Effects 0.000 claims description 32
- 230000007547 defect Effects 0.000 description 15
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
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- 230000000694 effects Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOSマルチプレクサ回路の試験回路、特にMOSト
ランジスタ構成でのマルチプレクサ回路の欠陥検出のた
めのMOSマルチプレクサ回路の試験回路に関する。
ランジスタ構成でのマルチプレクサ回路の欠陥検出のた
めのMOSマルチプレクサ回路の試験回路に関する。
第５図は被試験回路例としてのMOSトランジスタ構成の
４入力マルチプレクサ回路である。図において11,12,1
3,14は信号入力回路であるトランスミッションゲート用
のNMOSトランジスタ、OTは上記トランスミッションゲー
ト11,12,13,14によって駆動される出力端子、Ｉ１,I２,
I３,I４は入力端子、Ｇ１,G２,G３,G４は制御入力端子
を示す。
４入力マルチプレクサ回路である。図において11,12,1
3,14は信号入力回路であるトランスミッションゲート用
のNMOSトランジスタ、OTは上記トランスミッションゲー
ト11,12,13,14によって駆動される出力端子、Ｉ１,I２,
I３,I４は入力端子、Ｇ１,G２,G３,G４は制御入力端子
を示す。
このようなMOSトランジスタ構成のマルチプレクサ回路
においては、制御入力端子Ｇ１,G２,G３,G４のいずれか
１つに「ハイ」信号を与えることにより、対応する入力
端子Ｉ１,I２,I３,I４のうちの１つに与えられた信号が
出力される。そこで試験回路では、順次１つの制御入力
端子を「ハイ」としたトランスミッションゲートの入力
信号を変化させて、そのマルチプレクサ回路の出力OTと
そのトランスミッションゲートに与えた入力信号とが一
致するか否かによって、回路上の欠陥を検出している。
においては、制御入力端子Ｇ１,G２,G３,G４のいずれか
１つに「ハイ」信号を与えることにより、対応する入力
端子Ｉ１,I２,I３,I４のうちの１つに与えられた信号が
出力される。そこで試験回路では、順次１つの制御入力
端子を「ハイ」としたトランスミッションゲートの入力
信号を変化させて、そのマルチプレクサ回路の出力OTと
そのトランスミッションゲートに与えた入力信号とが一
致するか否かによって、回路上の欠陥を検出している。
しかしながら上述した従来のMOSトランジスタ構成のマ
ルチプレクサ回路では、マルチプレクサ回路の１部の入
力信号が特に固定して変化しない場合、例えば特定の入
力端子に電源やグランドの入力電位を固定して与えて使
用しているとき、その電源やグランドを入力しているト
ランスミッションゲートの回路の一部に断線などの欠陥
が起ると、配線上の容量に溜っている電荷や近くに走っ
ている信号線との容量による相互作用により、上記の試
験回路ではこの欠陥を検出することが極めて困難で、欠
陥のある製品を良品と判断して使用し、事故になると云
う欠点を有している。
ルチプレクサ回路では、マルチプレクサ回路の１部の入
力信号が特に固定して変化しない場合、例えば特定の入
力端子に電源やグランドの入力電位を固定して与えて使
用しているとき、その電源やグランドを入力しているト
ランスミッションゲートの回路の一部に断線などの欠陥
が起ると、配線上の容量に溜っている電荷や近くに走っ
ている信号線との容量による相互作用により、上記の試
験回路ではこの欠陥を検出することが極めて困難で、欠
陥のある製品を良品と判断して使用し、事故になると云
う欠点を有している。
特に、最近、多選択のマルチプレクサが一般的になって
来ており、製品出荷前の回路欠陥検出には多くの状態を
試験しなければならず、欠陥検出率を上げるために試験
時間が増すと共に試験費用も高くつくという問題点があ
る。
来ており、製品出荷前の回路欠陥検出には多くの状態を
試験しなければならず、欠陥検出率を上げるために試験
時間が増すと共に試験費用も高くつくという問題点があ
る。
本発明の目的は上記の欠点ならびに問題点を除去し、マ
ルチプレクサの出力とこの出力の反転出力とを競合させ
ることによって誤認することのない欠陥検出回路を有す
るMOSマルチプレクサ回路の試験回路を提供することに
ある。
ルチプレクサの出力とこの出力の反転出力とを競合させ
ることによって誤認することのない欠陥検出回路を有す
るMOSマルチプレクサ回路の試験回路を提供することに
ある。
本発明のマルチプレクサ回路の試験回路は、被試験用の
MOSマルチプレクサ回路の出力を入力とし、試験用の制
御信号をゲート入力とする第１のトランスミッションゲ
ートと、このトランスミッションゲートの出力を入力と
する第１のインバータと、このインバータの出力を入力
とし、前記制御信号の反転電位をゲート入力とし、出力
を前記MOSマルチプレクサ回路の出力に接続されて、オ
ン抵抗が前記MOSマルチプレクサ回路を構成するゲート
回路のそれぞれのオン抵抗より大きい第２のトランスミ
ッションゲートを有して構成される。
MOSマルチプレクサ回路の出力を入力とし、試験用の制
御信号をゲート入力とする第１のトランスミッションゲ
ートと、このトランスミッションゲートの出力を入力と
する第１のインバータと、このインバータの出力を入力
とし、前記制御信号の反転電位をゲート入力とし、出力
を前記MOSマルチプレクサ回路の出力に接続されて、オ
ン抵抗が前記MOSマルチプレクサ回路を構成するゲート
回路のそれぞれのオン抵抗より大きい第２のトランスミ
ッションゲートを有して構成される。
以上の構成において、MOSマルチプレクサ回路の欠陥の
あるゲート回路からの高インピーダンスを有する出力
と、この出力を反転した信号とを競合させることによ
り、試験出力が途中で反転するか否かによって欠陥を判
定できる。
あるゲート回路からの高インピーダンスを有する出力
と、この出力を反転した信号とを競合させることによ
り、試験出力が途中で反転するか否かによって欠陥を判
定できる。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例の回路図で、被試験回路である４入
力マルチプレクサ回路と本発明の試験回路の欠陥検出回
路とを示している。また図において４入力マルチプレク
サ回路10は第５図に示したものと同じであるが、入力端
子Ｉ３およびＩ４にはそれぞれ固定的に電源電位および
グランド電位が与えられている場合を示している。この
マルチプレクサ回路10の出力端子OTは、欠陥検出回路20
のNMOSトランスミッションゲート21の入力に接続され、
更にこの出力端子OTはNMOSトランスミッションゲート22
の入力に接続され、このNMOSトランスミッションゲート
22の出力はインバータ23を介してNMOSトランスミッショ
ンゲート24に入力されて、この出力は出力端子OTに接続
されている。またNMOSトランスミッションゲート21の制
御入力には入力制御信号CHが与えられ、NMOSトランスミ
ッションゲート24および22のゲート入力にはそれぞれ試
験用の制御信号およびその反転信号が与えられる構成と
なっている。なお、NMOSトランスミッションゲート21の
出力TOTは試験出力であり、通常は被試験マルチプレク
サ回路に与えたそれぞれの入力信号と比較される。
は本発明の一実施例の回路図で、被試験回路である４入
力マルチプレクサ回路と本発明の試験回路の欠陥検出回
路とを示している。また図において４入力マルチプレク
サ回路10は第５図に示したものと同じであるが、入力端
子Ｉ３およびＩ４にはそれぞれ固定的に電源電位および
グランド電位が与えられている場合を示している。この
マルチプレクサ回路10の出力端子OTは、欠陥検出回路20
のNMOSトランスミッションゲート21の入力に接続され、
更にこの出力端子OTはNMOSトランスミッションゲート22
の入力に接続され、このNMOSトランスミッションゲート
22の出力はインバータ23を介してNMOSトランスミッショ
ンゲート24に入力されて、この出力は出力端子OTに接続
されている。またNMOSトランスミッションゲート21の制
御入力には入力制御信号CHが与えられ、NMOSトランスミ
ッションゲート24および22のゲート入力にはそれぞれ試
験用の制御信号およびその反転信号が与えられる構成と
なっている。なお、NMOSトランスミッションゲート21の
出力TOTは試験出力であり、通常は被試験マルチプレク
サ回路に与えたそれぞれの入力信号と比較される。
第２図は第１図において図示されていない制御回路から
与えられる信号の波形図で、図（ａ）は被試験回路のNM
OSトランスミッションゲート11〜14の制御入力端子G1〜
G4に与えられるゲート信号Gi、図（ｂ）はNMOSトランス
ミッションゲート21に与えられる制御入力信号CH、図
（ｃ）は試験用の制御信号TESTの波形図である。
与えられる信号の波形図で、図（ａ）は被試験回路のNM
OSトランスミッションゲート11〜14の制御入力端子G1〜
G4に与えられるゲート信号Gi、図（ｂ）はNMOSトランス
ミッションゲート21に与えられる制御入力信号CH、図
（ｃ）は試験用の制御信号TESTの波形図である。
以上の構成において、制御入力端子にゲート信号Giを与
えたトランスミッションゲートの入力端子Iiに「ハイ」
または「ロー」の信号を与えると、正常なトランスミッ
ションゲート11〜14においては、直ちに与えられた入力
信号と同じ極性の試験出力TOTが得られ、さらに制御信
号TESTが入力されてから、トランスミッションゲート22
でラッチされた信号がインバータ23およびトランスミッ
ションゲート24を介して出力OTに逆転されて重畳される
が、トランスミッションゲート24のオン抵抗が被試験回
路のオン抵抗より大きいので出力OTはそのままの信号極
性を維持し、試験出力TOTもそのままの極性を維持す
る。この動作は入力端子Ｉ３,I４のように固定されたト
ランスミッションゲート13,14においても同じである。
ところで例えばトランスミッションゲート13において出
力線が断線しているような欠陥があったとき、制御入力
信号CHの印加時に、偶偶素子内の配線容量に溜っている
電荷や近くの信号線との容量性結合等により、あたかも
正常のごとく出力OT「ハイ」信号が出力され、試験出力
TOTにも「ハイ」信号が出力されるが、制御信号TESTが
入力されて、トランスミッションゲート24を介して出力
OT「ロー」信号が重畳されると、この信号により出力OT
は「ロー」信号に転換され、試験出力TOTも「ハイ」か
ら「ロー」の信号に変化する。この動作は、出力OTの信
号が断線等によって得られた場合は常に制御信号TESTの
前と後とで、逆転することになるので、試験出力TOTの
状態変化を見ることにより欠陥を判定できることとな
る。
えたトランスミッションゲートの入力端子Iiに「ハイ」
または「ロー」の信号を与えると、正常なトランスミッ
ションゲート11〜14においては、直ちに与えられた入力
信号と同じ極性の試験出力TOTが得られ、さらに制御信
号TESTが入力されてから、トランスミッションゲート22
でラッチされた信号がインバータ23およびトランスミッ
ションゲート24を介して出力OTに逆転されて重畳される
が、トランスミッションゲート24のオン抵抗が被試験回
路のオン抵抗より大きいので出力OTはそのままの信号極
性を維持し、試験出力TOTもそのままの極性を維持す
る。この動作は入力端子Ｉ３,I４のように固定されたト
ランスミッションゲート13,14においても同じである。
ところで例えばトランスミッションゲート13において出
力線が断線しているような欠陥があったとき、制御入力
信号CHの印加時に、偶偶素子内の配線容量に溜っている
電荷や近くの信号線との容量性結合等により、あたかも
正常のごとく出力OT「ハイ」信号が出力され、試験出力
TOTにも「ハイ」信号が出力されるが、制御信号TESTが
入力されて、トランスミッションゲート24を介して出力
OT「ロー」信号が重畳されると、この信号により出力OT
は「ロー」信号に転換され、試験出力TOTも「ハイ」か
ら「ロー」の信号に変化する。この動作は、出力OTの信
号が断線等によって得られた場合は常に制御信号TESTの
前と後とで、逆転することになるので、試験出力TOTの
状態変化を見ることにより欠陥を判定できることとな
る。
なお、NMOSトランスミッションゲート24のオン抵抗は被
試験回路のオン抵抗より高い値を持つものとしたが、第
３図または第４図に示すように、トランスミッションゲ
ート24に直列に別に抵抗値Ｒ１またはＲ２を接続して高
いオン抵抗に置換えても一向に拘はない。
試験回路のオン抵抗より高い値を持つものとしたが、第
３図または第４図に示すように、トランスミッションゲ
ート24に直列に別に抵抗値Ｒ１またはＲ２を接続して高
いオン抵抗に置換えても一向に拘はない。
以上説明したように本発明は、マルチプレクサ回路の出
力とそのマルチプレクサ回路の出力を反転したものとを
競合させることによって、特にマルチプレクサ回路の入
力信号が固定して変化しない場合においても回路上の断
線などの欠陥の検出を行なうことができて、今まで、欠
陥があっても良品と判断してきた製品をはっきり不良品
と区別できる効果がある。
力とそのマルチプレクサ回路の出力を反転したものとを
競合させることによって、特にマルチプレクサ回路の入
力信号が固定して変化しない場合においても回路上の断
線などの欠陥の検出を行なうことができて、今まで、欠
陥があっても良品と判断してきた製品をはっきり不良品
と区別できる効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例の回路図、第２図は第１図に
おける制御信号のタイミング図、第３図と第４図は本発
明の検出回路の変形の回路図、第５図は従来のマルチプ
レクサ回路の一例を示す回路である。 10……マルチプレクサ回路、11,12,13,14……NMOSトラ
ンスミッションゲート、20……欠陥検出回路、21,22,24
……NMOSトランスミッションゲート、23,25……インバ
ータ、Ｒ１,R２……抵抗。
おける制御信号のタイミング図、第３図と第４図は本発
明の検出回路の変形の回路図、第５図は従来のマルチプ
レクサ回路の一例を示す回路である。 10……マルチプレクサ回路、11,12,13,14……NMOSトラ
ンスミッションゲート、20……欠陥検出回路、21,22,24
……NMOSトランスミッションゲート、23,25……インバ
ータ、Ｒ１,R２……抵抗。
Claims (1)
- 【請求項１】被試験用のMOSマルチプレクサ回路の出力
を入力とし、試験用の制御信号をゲート入力とする第１
のトランスミッションゲートと、このトランスミッショ
ンゲートの出力を入力とするインバータと、このインバ
ータの出力を入力とし、前記制御信号の反転電位をゲー
ト入力とし、出力を前記MOSマルチプレクサ回路の出力
に接続されて、オン抵抗が前記MOSマルチプレクサ回路
を構成するゲート回路のそれぞれのオン抵抗より大きい
第２のトランスミッションゲートとを有することを特徴
とするMOSマルチプレクサ回路の試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150352A JPH0664128B2 (ja) | 1986-06-25 | 1986-06-25 | Ｍｏｓマルチプレクサ回路の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150352A JPH0664128B2 (ja) | 1986-06-25 | 1986-06-25 | Ｍｏｓマルチプレクサ回路の試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS635277A JPS635277A (ja) | 1988-01-11 |
| JPH0664128B2 true JPH0664128B2 (ja) | 1994-08-22 |
Family
ID=15495112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150352A Expired - Lifetime JPH0664128B2 (ja) | 1986-06-25 | 1986-06-25 | Ｍｏｓマルチプレクサ回路の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664128B2 (ja) |
-
1986
- 1986-06-25 JP JP61150352A patent/JPH0664128B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS635277A (ja) | 1988-01-11 |
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