JPH0664907B2 - ダイナミツク型ｒａｍ - Google Patents

ダイナミツク型ｒａｍ

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JPH0664907B2
JPH0664907B2 JP60137733A JP13773385A JPH0664907B2 JP H0664907 B2 JPH0664907 B2 JP H0664907B2 JP 60137733 A JP60137733 A JP 60137733A JP 13773385 A JP13773385 A JP 13773385A JP H0664907 B2 JPH0664907 B2 JP H0664907B2
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    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

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Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型RAM（ランダム・アクセス
・メモリ）に関するもので、例えば、ハーフプリチャー
ジ方式のダイナミック型RAMに有効な技術に関するもの
である。
〔背景技術〕
ダイナミック型RAMにおける１ビットのメモリセルは、
例えば情報記憶キャパシタとアドレス選択用絶縁ゲート
型電界効果トランジスタ（以下MOSFETと称する）とから
なり、論理“1",“0"の情報はそのキャパシタに電荷が
有るか無いかの形で記憶される。情報の読み出しは、ア
ドレス選択用MOSFETをオン状態にさせることによって情
報保持用キャパシタをビット線もしくはデータ線に結合
させ、かかるデータ線の電位がキャパシタに蓄積された
電荷量に応じてどのように変化するかをセンスすること
によって行われる。
近年のように高集積度大容量が必要とされている例えば
1Mビットの記憶容量を持つようなRAMにおいては、各メ
モリセルが小さいサイズにされ、また各データ線に非常
に多くのメモリセルが結合されるようになる。これに応
じて上記キャパシタの容量Csと、データ線の浮遊容量
（データ線容量）Coとの関係、すなわち、比Cs／Coが非
常に小さな値になり、メモリセルからデータ線に与えら
れるデータ信号、言い換えると上記キャパシタCsに蓄積
された電荷量に応じてデータ線に与えられる電位変化
は、非常に微少な値となってしまう。
そこで、本願出願人においては、先に次のような構成の
高集積度大容量のダイナミック型RAMを開発した。メモ
リセルからの所望の読み出しレベルを確保するために、
データ線を多分割して、言い換えるならば、メモリアレ
イをデータ線方向に対して多分割し、それぞれのメモリ
アレイにおけるデータ線に結合されるメモリセルの数を
減らすことにより、上記比Cs／Coを所望の値に保つもの
である。また、高集積度化のために、データ線の選択信
号線の共通化を図ること、言い換えるならば、１つのカ
ラムアドレスデコーダ回路により、上記分割されたそれ
ぞれのメモリアレイにおけるデータ線の選択信号を形成
するものとした。
さらに、本願発明者は、メモリアレイの簡素化のため等
にハーフプリジャージ方式（ダミーセルレス方式）を採
用するとともに、その低消費電力化のために、多分割し
たメモリアレイのうち選択すべきメモリセルが存在する
メモリアレイに対して、その増幅動作を行うセンスアン
プの動作を行わせること及びカラムスタティック動作モ
ード等の連続アクセスモードを実現すため読み出し／書
き込み系回路をスタティック型回路により構成すること
を検討した。
しかしながら、上記のように共通のカラムアドレスデコ
ーダ回路により複数のメモリアレイにおけるデータ線の
選択信号を形成すると、非選択のメモリアレイにおいて
も、上記カラムスイッチ回路によりそれぞれのデータ線
と共通データ線とが結合されてしまう。この時、データ
線は上記ハーフプリジャージレベルを保持しているのに
対して、共通データ線の電位はそれと異なる比較的高い
電位を持つものとなる。上記データ線は、その分割によ
って容量値Coが小さくされているため、上記共通データ
線との結合によってその電位が大きく変動させられてし
まい、次に上記データ線に結合されたメモリセルからの
読み出し動作において、その一対のデータ線間でレベル
のアンバランスが生じたり、センスアンプの動作点が感
度の低い領域に偏倚させられることのために誤読み出し
の虞れが生じるという問題が判明した。
なお、ハーフプリジャージ方式に関しては、アイエスエ
スシーシー84、ダイジェストオブ テクニカル ペーパ
ーズ（ISSCC84、DIGIST OF TECHNICAL PAPERS）誌第276
頁〜277頁において詳しく述べられている。
〔発明の目的〕
この発明目的は、大記憶容量化と低消費電力化を図りつ
つ、その動作の安定化を図ったダイナミック型RAMを提
供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
分割されたメモリアレイのうち非選択とされたメモリア
レイにおける共通データ線とそのセンスアンプの増幅MO
SFETの共通ソース線との結合させて、その共通ソース線
のほゞ中間電位とその比較的大きな寄生容量とを利用し
て、上記共通データ線の電位を上記データ線とほゞ同じ
中間レベルにすることによて、データ線をそのハーフプ
リジャージレベルに維持させるようにするものである。
〔実施例〕
第１図には、この発明に係るダイナミック型RAMの主要
な一実施例の回路図が示されている。同図の各回路素子
は、半導体集積回路技術によって、特に制限されない
が、１個の単結晶シリコンから成るような半導体基板上
に形成される。
RAMを構成する図示の回路は、後の説明から明らかとな
るように、図示しないタイミング発生回路から発生され
る種々のタイミング信号によってそれぞれの動作が制御
される。しかしながら、第１図においては、図面が複雑
になることを防ぐためにタイミング発生回路は省略され
ている。
この実施例のダイナミック型RAMは、特に制限されない
が、４つのメモリアレイＭ−ARY1〜Ｍ−ARY4を持つ。こ
の実施例では、そのうち、２つのメモリアレイＭ−ARY1
及びＭ−ARY2とそれらに設けられるセンスアンプ及び共
通データ線回路が代表として例示的に示されている。上
記メモリアレイＭ−ARY1及びＭ−ARY2は、図示のように
折り返しビット線（データ線）方式をもって構成され
る。それ故に、各メモリアレイは、それぞれ対とされる
べき複数のデータ線すなわち複数の相補データ線D,
と、それぞれのデータ入出力端子がそれぞれに対応され
たデータ線に結合される複数のダイナミック型メモリセ
ルと、それぞれダイナミック型メモリセルの選択端子が
結合される複数のワード線Ｗとを持つ。上記メモリアレ
イＭ−ARY1〜Ｍ−ARY4の相互は、互いに同じ構成、すな
わち、互いに等しい数のデータ線、メモリセル及びワー
ド線を持つようにされる。
例えば、メモリアレイＭ−ARY1は、例示的に示された２
対のデータ線D,及び２本のワード線及びそれぞれの交
差点に配置された複数のダイナミック型メモリセルから
成る。メモリアレイＭ−ARY1は、上述のように折り返し
ビット線方式とされる。それ故に、メモリセルは、１つ
の相補データ線D,と１つのワード線Ｗとによって構成
される２つの交点のうちの一方のデータ線Ｄ又はに対
応して配置される。
１ビットのメモリセルMCは、図示されているように、情
報記憶キャパシタCsとアドレス選択用ＮチャンネルMOSF
ETQmとからなり、論理“1",“0"の情報はキャパシタCs
に電荷が有るか無いかの形で記憶される。
情報の読み出しは、MOSFETQmをオン状態にしてキャパシ
タCsを相補データ線の一方にに結合させ、そのデータ線
の電位がキャパシタCsに蓄積された電荷量に応じてどの
ような変化が起きるかをセンスすることによって行われ
る。
この実施例回路では、メモリアレイＭ−ARY1〜Ｍ−ARY4
のように多分割することによって、前述のようにメモリ
セルMCは小さく形成されるにもかかわらず、平行に配置
された相補データ線に結合されるメモリセルの数が比較
的少なくされる。この結果、キャパシタCsと、それが結
合されたデータ線の浮遊容量Co（図示せず）との比は、
それに応じた微少読み出し信号が後述するセンスアンプ
によってその判別が十分可能となるような所望の比を持
つようにされる。
このような微少な信号を検出するセンスアンプSA1のセ
ンス動作のための基準電位を形成する方式として、この
実施例ではハーフプリチャージ方式が利用される。すな
わち、プリジャージ回路は、センスアンプSA1の増幅動
作によってハイレベル（Vcc）とロウレベル（0V）にさ
れた相補データ線D,間を上記センスアンプSA1が非動
作状態にされた期間を短絡するMOSFETQ1により約Vcc／
２のプリジャージ電圧を形成する。上記MOSFETQ1のゲー
トには、特に制限されないが、ロウ系のタイミング信号
▲▼２が供給される。
センスアンプSA1を構成する単位回路USAは、第２図に示
すように、ＰチャンネルMOSFETQ30,Q32とＮチャンネルM
OSFETQ31,33とによりそれぞれ構成された２つのCMOSイ
ンバータ回路の入力端子と出力端子が互いに交差接続さ
れたCMOSラッチ回路により構成される。このCMOSラッチ
回路の一対の入出力端子は、対応する相補データ線D,
に結合される。上記ＰチャンネルMOSFETQ30,Q32のソー
スは、同じメモリアレイＭ−ARY1に設けられた他の単位
回路USAのそれと共通化されることにより、共通ソース
線PS1を構成する。ＮチャンネルMOSFETQ31,Q33のソース
は、上記同様な他の単位回路USAのそれと共通化される
ことにより共通ソース線NS1を構成する。
上記共通ソース線PS1には、ＰチャンネルMOSFETQ15を介
して電源電圧Vccが供給され、上記共通ソース線NS1に
は、ＮチャンネルMOSFETQ16を介して回路の接地電位が
供給される。これらのパワースイッチMOSFETQ15及びQ16
は、そのゲートに動作サイクルで上記メモリアレイＭ−
ARY1内のメモリセルが選択されるとき、センスアンプSA
1を活性化させる相補タイミング信号φpal及びpalが
発生される。これにより、センスアンプSA1は、選択さ
れたメモリセルから一方の相補データ線に与えられた微
少読み出し信号を、他方の相補データ線のハーフプリジ
ャージ電圧を基準電圧として差動増幅動作を行う。もし
も、メモリ動作サイクルでメモリアレイＭ−ARY1のメモ
リセルが選択されないならば、上記タイミング信号φpa
l及びpalは発生されず、上記MOSFETQ15及びQ16はオフ
状態のままとされる。上記センスアンプSA1の一対の共
通ソース線PS1とNS1間には、その非動作状態のときに単
位回路USAの増幅MOSFETQ30〜Q33等を確実にオフ状態に
して、プリジャージ動作前における相補データ線のハイ
レベルとロウレベルが共通ソース線PS1,NS1のレベルに
よって不所望なレベル変動を受けないようにする等のた
めに、特に制限されないが、Ｐチャンネル型の短絡MOSF
ETQ17が設けられる。
なお、上記タイミング信号φpal及びpalとして、早い
タイミングで発生する第１のタイミング信号と、それよ
り遅れた第２のタイミング信号からなる２つのタイミン
グ信号を用いるとともに、上記第１のタイミング信号に
より比較的小さなコンダクタンスのパワースイッチMOSF
ETをオン状態にして各単位回路を活性化させて第１段階
での増幅動作を行った後、第２のタイミング信号により
比較的大きなコンダクタンスのパワースイッチMOSFETを
オン状態にして第２段階での増幅動作を行わせるものと
してもよい。これにより、上記第１段階では、その電流
制限作用によって、相補データ線に与えられた微少読み
出し信号は、不所望なレベル変動を受けることなく増幅
される。上記第１段階での増幅動作によって相補データ
線間の電位差が大きくされた後、第２段階での増幅動作
により高速に相補データ線D,をハイレベルとロウレベ
ルにすることができる。
ロウ（Ｘ）アドレスデコーダXDCR1ないしXDCR4は、第１
図において各メモリアレイＭ−ARY1ないしＭ−ARY4の下
側に配置され、それぞれの出力端子が対応するメモリア
レイのワード線Ｗに結合されている。これらロウアドレ
スデコーダXDCR1ないしXDCR4は、それぞれの動作が、タ
イミング発生回路から発生されるワード線選択タイミン
グ信号によって制御され、そのタイミング信号に同期し
てワード線選択信号を出力する。この場合、４つのロイ
アドレスデコーダXDCR1ないしXDCR4のうち、１つのロウ
アドレスデコーダが１本のワード線選択信号を出力し、
残りの３つのロウアドレスデコーダはワード線選択信号
を出力しない。したがって、４つのメモリアレイＭ−AR
Y1ないしＭ−ARY4のうち、１つのメモリアレイのワード
線が選択状態にされ、残り３つのメモリアレイのワード
線は非選択状態のままにされる。上記ロウアドレスデコ
ーダXDCR1ないしXDCR4は、それ自体本発明に直接関係が
無いのでその詳細を図示しないが、対応する各メモリア
レイＭ−ARY1ないしＭ−ARY4の各ワード線にそれぞれ出
力を与える複数の単位回路から成る。
カラム（Ｙ）アドレスデコーダYDCRは、タイミング発生
回路から出力されるデータ線選択タイミング信号もしく
はカラム選択タイミング信号によってその動作が制御さ
れ、そのタイミング信号に同期してデータ線選択信号も
しくはカラム選択信号を出力する。特に制限されない
が、カラムアドレスデコーダYDCRは、図示のようにメモ
リアレイの右側に配置されている。カラムアドレスデコ
ーダYDCRの例示的に示された出力線すなわちデータ線選
択線YS1は、メモリアレイ上に延長されて各メモリアレ
イＭ−ARY1ないしＭ−ARY4のカラムスイッチ回路を構成
するスイッチMOSFET（例えばQ2,Q3）のゲートに共通に
接続される。データ線選択線YSは、特に制限されない
が、相補データ線に対応して設けられる。カラムアドレ
スデコーダYDCRは、それ自体本発明に直接関係が無いの
でその詳細を図示しないが、各データ線選択線にそれぞ
れ出力を与える複数の単位回路から成る。
カラムスイッチ回路を構成する１つの単位回路は、メモ
リアレイＭ−ARY1とＭ−ARY2において、例示的に示され
ているように共通相補データ線CD1,▲▼１及びCD2,
▲▼２と相補データ線D,との間にそれぞれ設けら
れ、それぞれカラムアドレスデコーダYDCRによって形成
されたデータ線選択信号が共通に供給されたＮチャンネ
ル型のスイッチMOSFETQ2,Q3及びQ5,Q6により構成され
る。
この実施例に従うと、合計４個のメモリアレイＭ−ARY1
ないしＭ−ARY4のカラムスイッチ回路に対して共通のカ
ラムアドレスデコーダYDCRの出力信号を供給することに
よって、回路の簡素化を図ることができる。
なお、上記ロウアドレスデコーダXDCR1ないしXDCR4及び
カラムアドレスデコーダYDCRには、図示しないアドレス
バッファにより形成された内部相補アドレス信号が供給
される。このアドレスバッファは、特に制限されない
が、ロウアドレスストローブ信号▲▼の発生に同
期してアドレス信号取り込み制御のためのタイミング信
号がタイミング発生回路から発生されると、それに応答
して外部ロウアドレス信号を取り込む。その結果とし
て、ロウアドレスデコーダXDCR1ないしXDCR4に供給され
るべきロウ系の内部相補アドレス信号が上記アドレスバ
ッファから出力される。アドレスバッファは、またカラ
ムアドレスストローブ信号▲▼の発生に同期して
同様なタイミング信号が発生されると、それに応答して
外部カラムアドレス信号を取り込み、カラムアドレスデ
コーダYDCRに供給されるべきカラム系の内部相補アドレ
ス信号を出力する。このようなアドレスマルチ方式によ
るアドレスバッファそれ自体は、本発明に直接関係がな
く、公知のダイナミック型RAMのアドレスバッファと類
似の回路を利用できるので、その説明を省略する。な
お、低消費電力と連続アクセス動作を可能にするため、
特に制限されないが、カラム系のアドレスバッファとア
ドレスデコーダは、CMOSスタティック型回路により構成
される。
上記例示的に示されている共通データ線CD1,▲▼１
及びCD2,▲▼２には、Ｎチャンネル型の負荷（プル
アップ）MOSFETQ7,Q8及びQ11,Q12が設けられる。これら
の負荷MOSFETQ7,Q8は、そのゲートに後述するメモリア
レイＭ−ARY1の選択信号c1と読み出し／書き込み制御信
号rwcを受けるナンド（NAND）ゲート回路G1の出力信号
がCMOSインバータ回路IV1によって反転されて供給され
る。他の共通データ線CD2,▲▼２に設けられたMOSF
ETQ11,Q12も上記類似のゲート回路G2及びCMOSインバー
タ回路IV2からなるゲート回路の出力信号が供給され
る。
特に制限されないが、この実施例では、上記共通データ
線CD1,▲▼１と回路の接地電位点との間には、微少
なリーク電流を流すようにされたＮチャンネルMOSFETQ
9,Q10及びQ13,Q14がそれぞれ設けられる。これらのMOSF
ETQ9,Q10のゲートは、上記MOSFETQ7,Q8のゲートと共通
接続される。他の共通データ線CD2,▲▼２にも、上
記同様なMOSFETQ13,Q14が設けられる。これらのMOSFETQ
9,Q10及びQ13,Q14は、上記共通データ線に微少なリーク
電流を流す。これによって、電源電圧Vccが比較的高く
された後に電源電圧Vccが低くされてしまうという電源
バンプが生じた場合、電源電圧Vccが比較的高くされた
時に共通データ線CD1,▲▼１及びCD2,▲▼２等
に与えられたプルアップ電圧が、高いレベルのまま維持
されてしまうことを防止する。なお、メモリアレイＭ−
ARY3及びＭ−ARY4のそれぞれの共通データ線において
も、上記類似の各MOSFETからなるプルアップ回路LODが
設けられる。
特に制限されないが、これらの共通データ線CD1,▲
▼１及びCD2,▲▼２は、図示しないメンアンプの入
力端子と、データ入力バッファの出力端子に接続され
る。上記メインアンプは、上記センスアンプと類似のCM
OS回路により構成され、その増幅出力信号は図示しない
データ出力バッファを通じて外部端子へ送出される。
データ入力バッファは、その動作がタイミング発生回路
から発生されるタイミング信号によって制御され、外部
端子Dinから供給された書き込み信号に対応された書き
込み信号を形成して、それを対応する共通データ線にに
供給する。データ入力バッファは、それが非動作状態に
置かれているとき高出力インピーダンス特性を示す。
メインアンプとデータ出力バッファは、同様にその動作
がタイミング発生回路から発生されるタイミング信号に
よって制御され、対応した共通データ線の読み出し信号
を受けて、これを増幅して外部端子Doutへ送出する。
情報の読み出し／書き込み動作を制御するためのタイミ
ング制御回路は、外部端子から供給されるロウアドレス
ストローブ信号▲▼、カラムアドレスストローブ
信号▲▼及びライトイネーブル信号▲▼を受
けることによって種々のタイミング信号を形成する。
この実施例に従うと、ロウ系アドレス信号に応じて、ロ
ウアドレスデコーダXDCR1ないしXDCR4と、それに対応し
たメモリアレイＭ−ARY1ないしＭ−ARY4のセンスアンプ
SA1ないしSA4の動作が選択的に行われる。それ故にタイ
ミング発生回路は、アドレスバッファから出力されるロ
ウ系の内部相補アドレス信号の一部を受けるようにさ
れ、その内部相補アドレス信号に従って、上記各回路の
動作に必要なタイミング信号を選択的に発生させる。
この実施例では、メモリアクセス状態において選択すべ
きメモリセルが存在するメモリアレイのワード線のみが
選択状態にされ、そのメモリアレイに対応したセンスア
ンプのみが動作状態にされる。これによって、残りのメ
モリアレイにおける無意味なワード線の選択動作やセン
スアンプの動作を行わないことによって低消費電力化を
図るものである。しかしながら、カラムアドレスデコー
ダYDCRの共通化によって、上記選択されたメモリアレイ
の選択されたデータ線を共通データ線に結合させると
き、残りの非選択状態のメモリアレイの相補データ線を
それに対応した共通データ線に同時に結合させてしま
う。上記非選択のメモリアレイに対応した共通データ線
の電位は、プルアップMOSFETにより、データ線のハーフ
プリジャージ電位と異なるVcc−Vth（VthはプルアップM
OSFETのしきい値電圧）の電位にされているため、上記
カラムスイッチ回路の動作によって、このままではメモ
リアレイ内のデータ線のハーフプリジャージ電位を上昇
させてしまうことによる不都合が生じる。
そこで、この実施例では、センスアンプの共通ソース線
の比較的大きな容量値にされた浮遊容量とその保持電位
を利用して、共通データ線の電位をほゞハーフプリジャ
ージレベルにさせるようにするものである。すなわち、
上記共通データ線CD1,▲▼１とそれに対応したセン
スアンプSA1の共通ソース線PS1,NS1との間に、Ｐチャン
ネル型のスイッチMOSFETQ18及びQ19を設けるものであ
る。同様に、他の例示的に示されている共通データ線CD
2,▲▼２とそれに対応したセンスアンプSA2の共通
ソース線PS2,NS2との間にも、同様なＰチャンネルMOSFE
TQ23,Q24が設けられる。
上記MOSFETQ18,Q19のゲートは、前記共通ソース線PS1と
NS1を短絡するＰチャンネルMOSFETQ17のゲートと共通化
され、ロウ系タイミング信号RAS1とメモリアレイＭ−AR
Y1を指示するデコード出力X00とを受けるナンドゲート
回路G3とCMOSインバータ回路IV3からなる論理回路によ
って形成された選択信号c1が供給される。
共通データ線CD2,▲▼２に対応した同様なMOSFETQ2
3,Q24のゲートは、共通ソース線PS2とNS2とを短絡する
ＰチャンネルMOSFETQ22のゲートと共通化され、上記タ
イミング信号RCS1とメモリアレイＭ−ARY2を指示するデ
コード出力X01とを受ける上記同様なナンドゲート回路G
4とCMOSインバータ回路IV4からなる論理回路によって形
成された選択信号c2が供給される。
このことは、他のメモリアレイＭ−ARY3及びＭ−ARY4に
対応した共通データ線と共通ソース線を結合させるスイ
ッチ回路SWにおいしても上記類似の論理回路の出力信号
により制御される。ただし、スイッチ回路SWのそれぞれ
の論理回路には、そのメモリアレイＭ−ARY3ないしＭ−
RAY4をそれぞれ指示するデコード出力X10ないしX11（図
示せず）が供給される。
この実施例回路の動作の概略を第３図に示したタイミン
グ図に従って次に説明する。なお、同図には、メモリア
レイＭ−ARY1とＭ−ARY2に関するタイミング図が示され
ている。
ロウアドレスストローブ信号▲▼及びカラムアド
レスストローブ信号▲▼がそれぞれ第３図に示さ
れたようなハイレベルにされているスタンバイ状態にお
いては、内部信号RAS1はロウレベルに、▲▼２は
ハイレベルにされる。また、各種内部タイミング信号は
ロウレベルのリセット状態にされている。これにより、
センスアンプSA1〜SA4は、全てその出力がハイインピー
ダンス状態にされ、それに結合されたデータ線もハイイ
ンピーダンス（フローティング）状態にされる。内部信
号▲▼２のハイレベルにより、プリジャージMOSF
ETQ1等がオン状態にされ、以前のメモリ動作サイクルで
のセンスアンプの増幅動作により形成された相補データ
D,のハイレベルとロウレベルをを短絡してハーフプリ
チャージ動作を行っている。また、上記選択信号c1及び
c2（c3及びc4も同様）のロウレベルによって、Ｐチャン
ネルMOSFETQ17及びQ22もオン状態にされ、供給ソース線
PS1とNS1及びPS2とNS2とを短絡状態にして、その電位を
ほゞVcc／２のハーフ電圧にしている。また、上記選択
信号c1及びc2のロウレベルにより、ＰチャンネルMOSFET
Q18,Q19及びQ23,Q24もオン状態にされ、それぞれ上記共
通ソース線PS1,NS1及びPS2,NS2と共通データ線CD1,▲
▼１及びCD2,▲▼２とを短絡状態にしている。共
通ソース線PS1及びNS1等には、センスアンプを構成する
多数の増幅MOSFETのソースが共通接続されることによっ
て比較的大きな容量値の浮遊容量を持つため、これらの
共通ソース線PS1及びNS1に結合された共通データ線CD1,
▲▼１の電位は上記ハーフ電位にされることになる
（図示せず）。
ロウアドレスストローブ信号▲▼がロウレベルへ
立ち下げられることによってRAMのアクセスが開始され
る。RAMのアクセスの開始に同期して、プリジャージ用
のタイミング信号▲▼２がロウレベルにされ、プ
リジャージ回路が非動作状態にされる。
アドレスバッファには、タイミング発生回路から発生さ
れるタイミング信号RAS1に応答して外部端子から供給さ
れたアドレス信号をロウアドレス信号X1として取り込
む。RAMのスタンバイ期間において予めロウレベルのリ
セットレベルにされていた図示しないワード線選択タイ
ミング信号φｘは、アドレスバッファ動作の後にハイレ
ベルにされる。例えば、上記アドレス信号X1により指示
されたメモリセルが存在するメモリアレイＭ−ARY1に対
応したロウアドレスデコーダXDCR1は、ワード線選択タ
イミング信号がハイレベルにされることによって動作さ
れ、上記ロウアドレス信号X1を解読して形成されたワー
ド線Ｗをハイレベルに立ち上げて選択状態にさせる。こ
のとき、メモリアレイＭ−ARY2のように非選択とされた
メモリアレイのワード線はロウレベルのリセット状態の
ままにされる。
この選択動作により、メモリアレイＭ−ARY1の相補デー
タ線D,の一方は、メモリセルの情報記憶キャパシタCs
に保持された電荷（同図では論理“0"）に従った微少読
み出し信号が現れ、他方のデータ線はハーフプリチャー
ジレベルを維持する。これにより相補データ線D,間に
はメモリセルの記憶情報に従った微少電位差が生じる。
上記アドレス信号X1の供給によって、そのデコード出力
X00のみがハイレベルにされる。これと上記タイミング
信号RAS1のハイレベルとにより選択信号c1のみがハイレ
ベルにされる。これにより、選択されるべきメモリアレ
イＭ−ARY1に対して設けられたセンスアンプSA1の共通
ソース線PS1,NS1と共通データ線CD1,▲▼１とを接
続するスイッチMOSFETQ18,Q19及び、共通ソース線PS1と
NS1を短絡させるスイッチMOSFETQ17がオフ状態にされ
る。
メモリアレイＭ−ARY1に対して設けられたセンスアンプ
SA1を活性化させるタイミング信号φpal、palは、ワ
ード線Ｗが選択レベルにされた後にハイレベル、ロウレ
ベルにされる。これによって、センスアンプSA1に動作
電圧（Vccと回路の接地電位）を供給するパワースイッ
チMOSFETQ15,Q16がオン状態にされ、センスアンプSA1の
増幅動作が開始される。メモリアレイＭ−ARY1の各相補
データ線間に選択されたメモリセルから与えられたレベ
ル差は、センスアンプSA1によって最終的にハイレベル
とロウレベルのように増幅される。
次に、カラムアドレスストローブ信号▲▼がロウ
レベルの選択レベルにされると、タイミング発生回路
は、まずアドレスバッファのためのタイミング信号を発
生する。これによって、アドレスバッファは、外部端子
から供給されたアドレス信号をカラムアドレス信号Y1と
して取り込み、そのアドレス信号に対応された内部相補
アドレス信号を出力する。次に、図示しないデータ線選
択タイミング信号がタイミング発生回路から出力され
る。カラムアドレスデコーダYDCRは、データ線選択タイ
ミング信号によって動作され、内部相補アドレス信号を
解読することによってデータ線選択信号を形成する。カ
ラムアドレスデコーダYDCRから出力されるデータ線選択
信号によって、メモリアレイＭ−ARY1ないしＭ−ARY4の
相補データ線のそれぞれが対応された共通データ線に接
続される。この場合、非選択状態のメモリアレイＭ−AR
Y2ないしＭ−ARY4においては、その共通データ線の電位
が上記のようにセンスアンプの共通ソース線との結合に
よってハーフプリチャージ電位とほゞ同じ電位にされて
いる。これにより、非選択状態のメモリアレイにおいて
データ線と共通データ線が上記共通のデータ線選択信号
によって結合されても、それぞれのデータ線は、ほゞハ
ーフプリチャージレベルを維持するものである。この
後、読み出し／書き込み信号rwc（ライトイネーブル信
号▲▼がハイレベルの読み出し動作ならメインアン
プ動作タイミング信号φma）が発生され、上記共通デー
タ線CD1,▲▼１に読み出された信号を増幅して、外
部端子へ読み出し信号D1を送出する。このとき、上記選
択信号c1のハイレベルと、上記制御信号rwcのハイレベ
ルとにより、共通データ線CD1,▲▼１のプルアップ
MOSFETQ7,Q8がオン状態にされる。
ライトイネーブル信号▲▼がロウレベルの書き込み
レベルにされると、それに応じてデータ入力回路DIBを
動作させるためのタイミング信号がタイミング発生回路
から発生される。この場合、上記制御信号rwcがロウレ
ベルにされ、プルアップMOSFETQ7,Q8がオフ状態にされ
る。この場合、外部端子Dinの書き込みデータ信号がデ
ータ入力回路、共通データ線CD1,▲▼１及びカラム
スイッチ回路を介してメモリアレイＭ−ARY1のの相補デ
ータ線に供給され、選択されたメモリセルへの書き込み
が行われる。
ロウアドレスストローブ信号▲▼がハイレベルに
されることによって、RAMはスタンバイ状態にされる。
このスタンバイ状態において、上記選択されたメモリア
レイＭ−ARY1のワード線がリセット状態にされ、センス
アンプSA1が非動作状態とにされた後、タイミング信号
▲▼２のハイレベルによって上記相補データ線D,
は、そのハイレベルとロウレベルが短絡されることに
よりハーフプリチャージ電位にされる。
次に、再びロウアドレスストローブ信号▲▼がロ
ウレベルにされ、それに同期して供給されるロウアドレ
ス信号X2によりメモリアレイＭ−ARY2のメモリセルを指
示すると、上記同様な動作によりメモリアレイＭ−ARY2
のワード線の選択動作及びセンスアンプSA2が動作状態
にされる。カラムアドレスストローブ信号▲▼の
ロウレベルによってカラム系の選択動作が上記同様に行
われる。
この実施例では、少なくともカラム系の選択回路をスタ
ティック型回路により構成することにより、上記アドレ
ス信号Y2により１つのメモリセルの読み出し信号D2を外
部端子へ送出した後、カラムアドレス信号Y2′に切り換
えると、これに応じてカラムスイッチの切り換えが行わ
れ、アドレス信号Y2′により指示されたデータ線に結合
されたメモリセルの読み出し信号D2′が外部端子へ送出
される。このようなカラムスタティックモードを実現す
るため、上記プルアップMOSFETQ11,Q12等が必要にされ
る。すなわち、上記プルアップンMOSFETQ11,Q12の動作
によって、前の読み出し又は書き込み信号のロウレベル
がプリジャージ動作なしにハイレベルにされるから、そ
れと逆相の読み出し信号又は書き込み信号が形成できる
ものとなる。このような連続アクセスモードによってRA
Mの高速動作化を実現できる。
〔効 果〕
（１）分割されたメモリアレイのうち、非選択とされた
メモリアレイに対応した共通データ線をそのセンスアン
プにおける共通ソース線に結合させるスイッチ回路を設
けることによって、連続アクセス（スタティックモー
ド）を実現するために共通データ線にプルアップMOSFET
を設けても、共通データ線の電位をメモリアレイにおけ
るデータ線のハーフプリチャージレベルにほゞ等しくさ
せることができる。これにより、カラムアドレスデコー
ダ回路の共通化が図られため、高集積化を実現できると
いう効果が得られる。
（２）上記（１）により、メモリアクセス時に非選択状
態にしておくことができるから、選択すべきメモリセル
が存在するメモリアレイに対してのみ、その選択動作を
行うことによって、低消費電力化を図ることができると
いう効果が得られる。
（３）上記（１）のメモリアレイの分割によって、デー
タ線に結合されるメモリセルの数を減らすことができ
る。これによって、データ線の浮遊容量を小さくできる
ため、大記憶容量化のためのメモリセルを構成する素子
のよりいっそうの微細化が可能になり、上記（１）の効
果と相俟って、高集積度大記憶容量のダイナミック型RA
Mを実現できるという効果が得られる。
（４）上記（１）により、共通データ線にプルアップ回
路を設けることができるから、共通データ線に対するス
タティックモードによる信号の授受を行うことが可能な
る。したがって、カラムスタティックモードのような高
速動作化を実現できるという効果が得られる。
（５）上記（１）によりハーフプリチャージ方式を採用
することができるから、ダミーセルが不要になることに
より高集積化を実現できるとともに、メモリセルとダミ
ーセルを構成する素子のアンバランスによる読み出しレ
ベルマージンの劣化を考慮する必要がないから、動作マ
ージンを大きくできるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。前記第１図に示した実
施例のようにメモリアレイを４分割した場合、そのリフ
レッシュサイクルを短くする等が必要ならば、２個づつ
に対とされたメモリアレイとそのセンスアンプ等を選択
状態にするもであってもよい。この場合には、２個のメ
モリアレイ（センスアンプ）が前記同様に選択状態にさ
れたとき、残りの２個のメモリアレイ（センスアンプ）
が前記同様に非選択状態のままに置かれる。この場合、
１ビットの単位でのデータの入出力を実現するため選択
回路が付加される。
また、メモリアレイの共通データ線や、センスアンプの
共通ソース線にはほゞ中間レベルのプリチャージ電圧を
供給する回路は、上記のようにハイレベルとロウレベル
の電位を短絡するものの他、適当な定電圧により制御さ
れるプリチャージMOSFETにより上記のようなプリチャー
ジ電圧を供給するものであってもよい。
また、ロウアドレス信号とカラムアドレス信号とは、そ
れぞれ独立した外部アドレス端子から供給するものであ
ってもよい。
〔利用分野〕
この発明は、ダイナミック型RAMに広く利用できるもの
である。
【図面の簡単な説明】
第１図は、この発明に係るダイナミック型RAMの主要部
分の一実施例を示す回路図、 第２図は、そのセンスアンプを構成する単位回路の一実
施例を示す回路図、 第３図は、その動作の一例を示すタイミング図である。 Ｍ−ARY1〜Ｍ−ARY4……メモリアレイ、SA1〜SA4……セ
ンスアンプ、XDCR1〜XDCR4……ロウアドレスデコーダ、
YDCR……カラムアドレスデコーダ、USA……センスアン
プの単位回路、LOD……プルアップ回路、SW……スイッ
チ回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】アドレス選択用MOSFETと情報記憶用キャパ
    シタとからなる複数のメモリセルがデータ線とワード線
    の交差点にマトリックス配置されて構成された複数のメ
    モリアレイと、上記データ線を電源電圧と回路の接地電
    位との中間電位にプリチャージさせるプリジャージ回路
    と、共通のデータ線選択信号により上記複数のメモリア
    レイのデータ線とその非選択期間において上記データ線
    のプリジャージレベルと異なるレベルが与えられる共通
    データ線とを結合させるカラム選択回路と、上記複数の
    メモリアレイのうち実質的に選択すべきメモリセルが存
    在するメモリアレイに対してのみそのワード線の選択動
    作を行うワード線選択回路及びその増幅動作を行うセン
    スアンプと、その非選択状態のときにほゞ上記同様な中
    間レベルを保持するセンスアンプを構成する増幅MOSFET
    の共通ソース線とそのメモリアレイに対応した共通デー
    タ線とを結合させるスイッチ回路とを具備することを特
    徴とするダイナミック型RAM。
  2. 【請求項２】センスアンプは、ラッチ形態にされたCMOS
    インバータ回路を含み、上記CMOSインバータ回路を構成
    するＮチャンネルMOSFETとＰチャンネルMOSFETのソース
    がそれぞれ共通化され、その増幅動作に必要な動作電圧
    が供給されるものであり、その非選択期間においては上
    記一対のソース線は短絡状態にされるものであることを
    特徴とする特許請求の範囲第１項記載のダイナミック型
    RAM。
  3. 【請求項３】上記共通データ線は、それが選択状態にさ
    れた時にオン状態にされるプルアップMOSFETを含むスタ
    ティック型回路からなるメインアンプの入力端子及び書
    き込み回路の出力端子が結合されるものであることを特
    徴とする特許請求の範囲第１又は第２項記載のダイナミ
    ック型RAM。
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