JPH0664918B2 - 自己訂正機能を有する半導体記憶装置 - Google Patents
自己訂正機能を有する半導体記憶装置Info
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- JPH0664918B2 JPH0664918B2 JP1132177A JP13217789A JPH0664918B2 JP H0664918 B2 JPH0664918 B2 JP H0664918B2 JP 1132177 A JP1132177 A JP 1132177A JP 13217789 A JP13217789 A JP 13217789A JP H0664918 B2 JPH0664918 B2 JP H0664918B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、自己訂正機能を有する半導体記憶装置に関
し、詳しくは、トンネル酸化膜をドレイン上に有するフ
ローティングゲートのMOSをメモリセルとして用いるEEP
ROMにおいて、誤り訂正回路を用いなくても誤り訂正が
できるような自己訂正機能を有する半導体記憶装置に関
する。
し、詳しくは、トンネル酸化膜をドレイン上に有するフ
ローティングゲートのMOSをメモリセルとして用いるEEP
ROMにおいて、誤り訂正回路を用いなくても誤り訂正が
できるような自己訂正機能を有する半導体記憶装置に関
する。
［従来の技術］ 1Mビット以上のROMになると、不良ビットの発生する確
率が増加するために製品の歩留りが悪くなる。そこで、
製品歩留りを向上させるために、従来、冗長メモリセル
を設けて欠陥メモリセル或は欠陥メモリ全体を救済した
り、パリディビットを記憶するメモリセルと、パリディ
検査回路、そしてECC回路等を内蔵してビット誤りの検
出と誤り訂正を行うことで部分的な欠陥ビットを救済す
ることが行われている。
率が増加するために製品の歩留りが悪くなる。そこで、
製品歩留りを向上させるために、従来、冗長メモリセル
を設けて欠陥メモリセル或は欠陥メモリ全体を救済した
り、パリディビットを記憶するメモリセルと、パリディ
検査回路、そしてECC回路等を内蔵してビット誤りの検
出と誤り訂正を行うことで部分的な欠陥ビットを救済す
ることが行われている。
［解決しようとする課題］ しかし、冗長メモリセルを用いるものでは内部配線によ
る救済が面倒であるばかりか、100％の予備メモリセル
を冗長させる方式では、チップ寸法が倍となる欠点があ
る。
る救済が面倒であるばかりか、100％の予備メモリセル
を冗長させる方式では、チップ寸法が倍となる欠点があ
る。
一方、ECC回路方式を用いる救済の仕方では、パリディ
データを記憶するメモリセルが必要となり、特に、誤り
訂正機能を持たせた場合、各データに対して１ビットの
パリディビット付加では足りず、例えば、８ビットのデ
ータに対しては４ビットのパリディというように全体の
セル量が通常のデータ記憶の場合に比べて1.5倍程度も
大きくなり、チップ面積が増大する欠点がある。
データを記憶するメモリセルが必要となり、特に、誤り
訂正機能を持たせた場合、各データに対して１ビットの
パリディビット付加では足りず、例えば、８ビットのデ
ータに対しては４ビットのパリディというように全体の
セル量が通常のデータ記憶の場合に比べて1.5倍程度も
大きくなり、チップ面積が増大する欠点がある。
この発明は、このような従来技術の問題点を解決するも
のであって、チップ面積をほとんど増大させることな
く、また、ECC回路を用いずに１ビット訂正を行うこと
ができる自己訂正機能を有する半導体記憶装置を提供す
ることを目的とする。
のであって、チップ面積をほとんど増大させることな
く、また、ECC回路を用いずに１ビット訂正を行うこと
ができる自己訂正機能を有する半導体記憶装置を提供す
ることを目的とする。
［課題を解決するための手段］ このような目的を達成するためのこの発明の自己訂正機
能を有する半導体記憶装置の構成は、ゲート電極に電子
又は正孔の電荷を帯電することにより情報を記憶する不
揮発性のメモリセル複数と、これら複数のメモリセルの
少なくとも１つを選択するためにメモリセルに接続され
たワード線と、これら複数のメモリセルのうち選択され
たメモリセルとの間でデータの授受を行うためにメモリ
セルに接続されたビット線と、ゲート電極に接続された
センス線とを具える、複数のメモリセルの一部にパリテ
ィデータを記憶するメモリアレィと、センス線にセンス
電圧を印加してメモリセルに記憶されたデータを読出す
第１の読出し回路及び第２の読出し回路と、第１の読出
し回路から得られる読出しデータ及び第２の読出し回路
から得られる読出しデータのそれぞれについてパリディ
検査を行うパリディ検査回路と、パリディ検査回路の検
査結果に応じて正しいとされる第１及び第２の読出し回
路の一方の出力を選択する選択回路とを備えていて、第
１の読出し回路は“1"又は“0"の情報を記憶しているゲ
ート電極に帯電された電荷が抜けた状態のときにセンス
電圧をかけてメモリセルに流れる電流値より小さい値を
“1"又は“0"の検出基準としてデータを読出すものであ
り、第２の読出し回路は“1"又は“0"の情報を記憶して
いるゲート電極に帯電された電荷が抜けた状態のときに
センス電圧をかけてメモリセルに流れる電流値より大き
い値を“1"又は“0"の検出基準としてデータを読出すも
のである。
能を有する半導体記憶装置の構成は、ゲート電極に電子
又は正孔の電荷を帯電することにより情報を記憶する不
揮発性のメモリセル複数と、これら複数のメモリセルの
少なくとも１つを選択するためにメモリセルに接続され
たワード線と、これら複数のメモリセルのうち選択され
たメモリセルとの間でデータの授受を行うためにメモリ
セルに接続されたビット線と、ゲート電極に接続された
センス線とを具える、複数のメモリセルの一部にパリテ
ィデータを記憶するメモリアレィと、センス線にセンス
電圧を印加してメモリセルに記憶されたデータを読出す
第１の読出し回路及び第２の読出し回路と、第１の読出
し回路から得られる読出しデータ及び第２の読出し回路
から得られる読出しデータのそれぞれについてパリディ
検査を行うパリディ検査回路と、パリディ検査回路の検
査結果に応じて正しいとされる第１及び第２の読出し回
路の一方の出力を選択する選択回路とを備えていて、第
１の読出し回路は“1"又は“0"の情報を記憶しているゲ
ート電極に帯電された電荷が抜けた状態のときにセンス
電圧をかけてメモリセルに流れる電流値より小さい値を
“1"又は“0"の検出基準としてデータを読出すものであ
り、第２の読出し回路は“1"又は“0"の情報を記憶して
いるゲート電極に帯電された電荷が抜けた状態のときに
センス電圧をかけてメモリセルに流れる電流値より大き
い値を“1"又は“0"の検出基準としてデータを読出すも
のである。
［作用］ 従来からトンネル酸化膜をドレイン上に有するフローテ
ィングゲートのMOSメモリセルで構成されるEEPROMが知
られているが、これは、何度もプログラム／消去を繰り
返すと特性が劣化して書き換えできなくなる欠点があ
る。
ィングゲートのMOSメモリセルで構成されるEEPROMが知
られているが、これは、何度もプログラム／消去を繰り
返すと特性が劣化して書き換えできなくなる欠点があ
る。
このような性能は、一般的には、書き換え可能回数で表
されるが、標準的なメモリセルの、充電及び放電状態の
ゲート閾値電圧Vtc（Ｖ）を書き換えサイクル数の関数
として示すと、後述する第２図（ａ）のようになり、通
常、10４〜10６程度までの書換が可能である。なお、第
２図の（ａ）において、TH０は、電荷がフローティング
ゲートにないときの閾値であって、THhは、フローティ
ングゲートに電子が注入されてメモリセルが消去状態に
あるときの閾値、THLは、フローティングゲートに電荷
（正孔）が注入され（或はフローティングゲートから電
子が逃げ）てメモリセルに書込みが行われたときの閾値
である。
されるが、標準的なメモリセルの、充電及び放電状態の
ゲート閾値電圧Vtc（Ｖ）を書き換えサイクル数の関数
として示すと、後述する第２図（ａ）のようになり、通
常、10４〜10６程度までの書換が可能である。なお、第
２図の（ａ）において、TH０は、電荷がフローティング
ゲートにないときの閾値であって、THhは、フローティ
ングゲートに電子が注入されてメモリセルが消去状態に
あるときの閾値、THLは、フローティングゲートに電荷
（正孔）が注入され（或はフローティングゲートから電
子が逃げ）てメモリセルに書込みが行われたときの閾値
である。
ところで、EEPROM、ROM等のメモリを製造するときに、
欠陥ビット（或は不良ビット）が発生する原因として
は、メモリセルの配線等の断線やショート、素子形成領
域の形成不良等によることもあるが、製造技術が向上し
た現在では、多くの場合このような原因の欠陥よりもフ
ローティングゲートに対して電荷（或は電子）の充電，
放電が十分にできないメモリセルによるものと考えら
れ、前記の書換えサイクルの場合と同様に電荷抜けが発
生して、ゲート閾値電圧が目的とする値に設定されない
で欠陥ビットセルとなるものがほとんどと言える。そし
て、このことは、正常に閾値電圧が設定できないような
メモリセルに対して誤り訂正をすればほとんどのメモリ
の救済が可能であることを意味する。
欠陥ビット（或は不良ビット）が発生する原因として
は、メモリセルの配線等の断線やショート、素子形成領
域の形成不良等によることもあるが、製造技術が向上し
た現在では、多くの場合このような原因の欠陥よりもフ
ローティングゲートに対して電荷（或は電子）の充電，
放電が十分にできないメモリセルによるものと考えら
れ、前記の書換えサイクルの場合と同様に電荷抜けが発
生して、ゲート閾値電圧が目的とする値に設定されない
で欠陥ビットセルとなるものがほとんどと言える。そし
て、このことは、正常に閾値電圧が設定できないような
メモリセルに対して誤り訂正をすればほとんどのメモリ
の救済が可能であることを意味する。
また、最近では、製造技術の向上により、欠陥ビットセ
ルの数が減少しているにもかかわらず、従来のように、
冗長セルやパリディセルを多く設けて自己訂正機能を持
たせることはチップ面積当たりの製造コストを増加させ
る一因にもなっている。したがって、前記の構成のよう
にセンス電圧を印加してメモリセルに記憶されたデータ
を読出す第１の読出し回路及び第２の読出し回路を設け
て第１の読出し回路が電荷抜けでビット誤りとなるメモ
リセルに流れる電流値より小さな電流値を検出し、第２
の読出し回路が電荷抜けでビット誤りとなるメモリセル
に流れる電流値より大きな電流値を検出するようにして
いるので、電荷抜けで閾値が変化して欠陥となるメモリ
セルが内部に存在していてもいずれか一方の読出し回路
により正しいデータを読出すことが可能である。しか
も、データが正しいか否かは１ビットのパリディを付加
して記憶しておけば判別できるので、メモリセルの容量
も増加させないで済む。
ルの数が減少しているにもかかわらず、従来のように、
冗長セルやパリディセルを多く設けて自己訂正機能を持
たせることはチップ面積当たりの製造コストを増加させ
る一因にもなっている。したがって、前記の構成のよう
にセンス電圧を印加してメモリセルに記憶されたデータ
を読出す第１の読出し回路及び第２の読出し回路を設け
て第１の読出し回路が電荷抜けでビット誤りとなるメモ
リセルに流れる電流値より小さな電流値を検出し、第２
の読出し回路が電荷抜けでビット誤りとなるメモリセル
に流れる電流値より大きな電流値を検出するようにして
いるので、電荷抜けで閾値が変化して欠陥となるメモリ
セルが内部に存在していてもいずれか一方の読出し回路
により正しいデータを読出すことが可能である。しか
も、データが正しいか否かは１ビットのパリディを付加
して記憶しておけば判別できるので、メモリセルの容量
も増加させないで済む。
その結果、パリディセルに大きな容量を必要とせずに、
ECC回路等が不要で、チップ占有面積の小さなメモリを
実現することができる。
ECC回路等が不要で、チップ占有面積の小さなメモリを
実現することができる。
［実施例］ 以下、この発明の一実施例について図面を用いて詳細に
説明する。
説明する。
第１図は、この発明の自己訂正機能を有する半導体記憶
装置を適用した一実施例のEEPROMのブロック図、第２図
（ａ）及び（ｂ）は、EEPROMの動作閾値−書込み回数特
性及びメモリセル電流−センスアンプ電流特性の説明
図、第３図は、その訂正原理の説明図である。
装置を適用した一実施例のEEPROMのブロック図、第２図
（ａ）及び（ｂ）は、EEPROMの動作閾値−書込み回数特
性及びメモリセル電流−センスアンプ電流特性の説明
図、第３図は、その訂正原理の説明図である。
第１図において、１は、メモリセルアレイであって、そ
の横に図示する２は、メモリアレイを構成する各メモリ
セルの構造であって、メモリセル１は、メモリセル２に
示されるようにフローティングゲートのMOSで、そのド
レイン上に局所的に薄いトンネル酸化膜2cを有したメモ
リセルが配列されている。なお、2aは、その選択トラン
ジスタであり、2bは、その記憶トランジスタである。
の横に図示する２は、メモリアレイを構成する各メモリ
セルの構造であって、メモリセル１は、メモリセル２に
示されるようにフローティングゲートのMOSで、そのド
レイン上に局所的に薄いトンネル酸化膜2cを有したメモ
リセルが配列されている。なお、2aは、その選択トラン
ジスタであり、2bは、その記憶トランジスタである。
また、このメモリセルアレイ１は、データを記憶するデ
ータメモリセル1a,1a,・・・のほかに、パラディメモリ
セル1bと、ワード線1c、ビット線1d、センス線1e、セル
接地線1f等を備えている。そして、ワード線1cは、ロー
デコーダ３に接続され、ビット線1dは、カラムデコーダ
４によりスイッチングされるスイッチ群4aの各スイッチ
にそれぞれ接続され、これらスイッチを介してそれぞれ
に対応する一対の第1,第２のセンスアンプ5a,6a,5b,6b,
・・,5i,6i,・・・,5n,6nに接続されている。また、セ
ンス線1eは、スイッチ群4aのうちの所定のスイッチを経
てセンス電圧線９に接続されている。
ータメモリセル1a,1a,・・・のほかに、パラディメモリ
セル1bと、ワード線1c、ビット線1d、センス線1e、セル
接地線1f等を備えている。そして、ワード線1cは、ロー
デコーダ３に接続され、ビット線1dは、カラムデコーダ
４によりスイッチングされるスイッチ群4aの各スイッチ
にそれぞれ接続され、これらスイッチを介してそれぞれ
に対応する一対の第1,第２のセンスアンプ5a,6a,5b,6b,
・・,5i,6i,・・・,5n,6nに接続されている。また、セ
ンス線1eは、スイッチ群4aのうちの所定のスイッチを経
てセンス電圧線９に接続されている。
ここで、第１のセンスアンプ（SA1）5a,6a,・・,5i,・
・・,5nと第２のセンスアンプ（SA2）6a,6a,・・,6i,・
・・,6nとは、それぞれ検出電流値が相違していて、後
述するように、第１のセンスアンプ５（5a,5b,・・・,5
nを代表するものとして）がEEPROMとして通常検出する
レベルの所定の閾値と相違する第１の電流値の閾値を有
していて消去状態（記憶値“0"）からの電荷抜けでビッ
ト誤り（“1"）となるメモリセルに流れる電流値より小
さな電流値を検出し、第２のセンスアンプ６（6a,6b,・
・・,6nを代表するものとして）が同様に通常検出する
レベルの所定の閾値との相違する第１の電流値の閾値を
有していて書込み状態（記憶値“1"）からの電荷抜けで
ビット誤り（“0"）となるメモリセルに流れる電流値よ
り大きな電流値を検出するように設定されている。な
お、これら第１及び第２のセンスアンプ5,6のうちの１
つは、パリディメモリセル1bから１ビットのパリディデ
ータを受ける。
・・,5nと第２のセンスアンプ（SA2）6a,6a,・・,6i,・
・・,6nとは、それぞれ検出電流値が相違していて、後
述するように、第１のセンスアンプ５（5a,5b,・・・,5
nを代表するものとして）がEEPROMとして通常検出する
レベルの所定の閾値と相違する第１の電流値の閾値を有
していて消去状態（記憶値“0"）からの電荷抜けでビッ
ト誤り（“1"）となるメモリセルに流れる電流値より小
さな電流値を検出し、第２のセンスアンプ６（6a,6b,・
・・,6nを代表するものとして）が同様に通常検出する
レベルの所定の閾値との相違する第１の電流値の閾値を
有していて書込み状態（記憶値“1"）からの電荷抜けで
ビット誤り（“0"）となるメモリセルに流れる電流値よ
り大きな電流値を検出するように設定されている。な
お、これら第１及び第２のセンスアンプ5,6のうちの１
つは、パリディメモリセル1bから１ビットのパリディデ
ータを受ける。
７は、パリディ検査回路であって、各センスアンプ５の
出力を受けてこれら出力のEXORを採るEXOR回路7aと、各
センスアンプ６の出力を受けてこれら出力のEXORを採る
EXOR回路7bとで構成され、これらEXOR回路7a,7bの出力
は、出力切換回路８に入力される。
出力を受けてこれら出力のEXORを採るEXOR回路7aと、各
センスアンプ６の出力を受けてこれら出力のEXORを採る
EXOR回路7bとで構成され、これらEXOR回路7a,7bの出力
は、出力切換回路８に入力される。
10は、第１及び第２のセンスアンプ5,6に対応して設け
られたゲート回群からなる出力選択回路であって、ゲー
ト回路10a,11a,10b,11b,・・・,10n,11nで構成られ、前
記の出力切換回路８からのゲート信号（G,）に応じ
て、第１のセンスアンプ５に対応するゲート回路10（10
a,10b,・・・,10nを代表するものとして）側或は第２の
センスアンプ６に対応するゲート回路11（11a,11b,・・
・,11nを代表するものとして）側の出力のいずれか一方
を選択することで第１及び第２のセンスアンプ5,6のい
ずれか一方の出力を有効なもととして通過させ、これら
出力に対応してそれぞれ設けられたバッファ12a,12b,・
・・,12nにそれぞれの出力を送出する。
られたゲート回群からなる出力選択回路であって、ゲー
ト回路10a,11a,10b,11b,・・・,10n,11nで構成られ、前
記の出力切換回路８からのゲート信号（G,）に応じ
て、第１のセンスアンプ５に対応するゲート回路10（10
a,10b,・・・,10nを代表するものとして）側或は第２の
センスアンプ６に対応するゲート回路11（11a,11b,・・
・,11nを代表するものとして）側の出力のいずれか一方
を選択することで第１及び第２のセンスアンプ5,6のい
ずれか一方の出力を有効なもととして通過させ、これら
出力に対応してそれぞれ設けられたバッファ12a,12b,・
・・,12nにそれぞれの出力を送出する。
次に、その動作について、第２図及び第３図を参照して
詳細に説明する。
詳細に説明する。
第２図（ａ）は、トンネル酸化膜を有するフローティン
グゲートのEEPROMの書換え回数と閾値の関係を示すもの
である。横軸に示す書換え回数に対して消去／書込みの
閾値電圧の変化THh,TH0,THLを示している。10５以上か
ら書換回数が増加するにつれて、これらの閾値に差がな
くなり、その特性が劣化する。なお、前述したように、
TH0は、電荷がフローティングゲートに帯電されていな
いときの閾値であって、通常、1V程度の値である。THh
は、フローティングゲートに電子が注入されてメモリセ
ルが消去状態にあるときの閾値であり、通常、7V程度の
値である。THLは、フローティングゲートに電荷（正
孔）が注入され（或はフローティングゲートから電子が
逃げ）てメモリセルに書込みが行われたときの閾値であ
り、通常、−4V程度の値である。
グゲートのEEPROMの書換え回数と閾値の関係を示すもの
である。横軸に示す書換え回数に対して消去／書込みの
閾値電圧の変化THh,TH0,THLを示している。10５以上か
ら書換回数が増加するにつれて、これらの閾値に差がな
くなり、その特性が劣化する。なお、前述したように、
TH0は、電荷がフローティングゲートに帯電されていな
いときの閾値であって、通常、1V程度の値である。THh
は、フローティングゲートに電子が注入されてメモリセ
ルが消去状態にあるときの閾値であり、通常、7V程度の
値である。THLは、フローティングゲートに電荷（正
孔）が注入され（或はフローティングゲートから電子が
逃げ）てメモリセルに書込みが行われたときの閾値であ
り、通常、−4V程度の値である。
ここで、書換回路10５以上における前記の特性を劣化
は、フローティングゲートに電荷（正孔或は電子）が充
電された電荷が抜ける（電荷抜け）ことから生じる。こ
れと同様なことが欠陥ビットのメモリセルには生じてい
ると言える。
は、フローティングゲートに電荷（正孔或は電子）が充
電された電荷が抜ける（電荷抜け）ことから生じる。こ
れと同様なことが欠陥ビットのメモリセルには生じてい
ると言える。
第２図の（ｂ）は、この場合の電荷抜けとそうなっては
いない場合のメモリセルに流れる電流値とセンスアンプ
に流れる検出電流値との関係を示している。なお、その
縦軸はメモリセルに流れる電流値［μＡ］である。
いない場合のメモリセルに流れる電流値とセンスアンプ
に流れる検出電流値との関係を示している。なお、その
縦軸はメモリセルに流れる電流値［μＡ］である。
ここで、Ｉ０は、フローティングゲートに帯電される電
荷が完全に抜けた場合のメモリセル２に流れる電流値で
あり、Ｉ１は、正の電荷が蓄積された場合のメモリの電
流値であり、Ｉ２は、負の電荷が蓄積された場合の同様
な電流値である。また、IS１は、第１のセンスアンプ５
の検出基準となる電流値であり、前記の第１の電流値の
閾値に対応する。IS２は、第２のセンスアンプ６の検出
基準となる電流値であり、前記の第２の電流値の閾値に
対応する。なお、この例は、例えば、センス線1d（セン
ス電圧線９）に加える電圧を一定、例えば、2Vとした場
合である。
荷が完全に抜けた場合のメモリセル２に流れる電流値で
あり、Ｉ１は、正の電荷が蓄積された場合のメモリの電
流値であり、Ｉ２は、負の電荷が蓄積された場合の同様
な電流値である。また、IS１は、第１のセンスアンプ５
の検出基準となる電流値であり、前記の第１の電流値の
閾値に対応する。IS２は、第２のセンスアンプ６の検出
基準となる電流値であり、前記の第２の電流値の閾値に
対応する。なお、この例は、例えば、センス線1d（セン
ス電圧線９）に加える電圧を一定、例えば、2Vとした場
合である。
さて、ここでは、これら各センスアンプの検出基準電流
値IS１,IS２と前記の電荷が完全に抜けた場合のメモリ
セルの電流値Ｉ０との間には、次の関係が成立している
必要がある。
値IS１,IS２と前記の電荷が完全に抜けた場合のメモリ
セルの電流値Ｉ０との間には、次の関係が成立している
必要がある。
IS２＞Ｉ０＞IS１ このような関係にあれば、メモリセルの電流がIS２を越
えているときには、第２のセンスアンプ６は、読出しデ
ータ“1"を検出して“0"を出力することができ、メモリ
セルの電流がIS２未満のときには、読出しデータ“0"を
検出して“1"を出力することができる。なお、センスア
ンプの出力は、電流値に応じて反転動作をする関係から
書込みデータの内容とは逆にデータ書込み状態で“0"、
消去状態で“1"となるのが一般的である。そこで、前記
と同様に、メモリセルの電流がIS１を越えているときに
は、第１のセンスアンプ５は、読出しデータ“1"を検出
して“0"出力を、メモリセルの電流がIS１未満のときに
は、読出しデータ“0"を検出して“1"出力を発生するこ
とができる。
えているときには、第２のセンスアンプ６は、読出しデ
ータ“1"を検出して“0"を出力することができ、メモリ
セルの電流がIS２未満のときには、読出しデータ“0"を
検出して“1"を出力することができる。なお、センスア
ンプの出力は、電流値に応じて反転動作をする関係から
書込みデータの内容とは逆にデータ書込み状態で“0"、
消去状態で“1"となるのが一般的である。そこで、前記
と同様に、メモリセルの電流がIS１を越えているときに
は、第１のセンスアンプ５は、読出しデータ“1"を検出
して“0"出力を、メモリセルの電流がIS１未満のときに
は、読出しデータ“0"を検出して“1"出力を発生するこ
とができる。
以上は、電化抜けの生じない状態（前記の第２図の
（ａ）のグラフで10５程度までの特性）に対応するよう
なメモリセル２について、一定のセンス電圧、例えば2V
程度の電圧をセンス線1eに加えて第１及び第２の電流値
の閾値に応じて各センスアンプに流れる電流の大小によ
り“0"（書込み状態）か、“1"（消去状態）を検出する
場合である。しかし、欠陥ビットの発生するメモリセル
はこれと異なり、電荷抜け状態が生じている。すなわ
ち、第２図の（ｂ）の（イ）〜（ハ）の○→●で示すよ
うに、フローティングゲートに電荷抜けが生じて、書込
み状態にある正の電荷（正孔）が放電されてメモリセル
に流れる電流値が電流値Ｉ０側にシフトしている。ま
た、あるメモリセルでは、逆に、（ニ），（ホ）の○→
●で示すように、フローティングゲートに電荷抜けが生
じて、書込み状態にある負の電荷（電子）が放電されて
電流値が同様に電流値Ｉ０側にシフトしている。
（ａ）のグラフで10５程度までの特性）に対応するよう
なメモリセル２について、一定のセンス電圧、例えば2V
程度の電圧をセンス線1eに加えて第１及び第２の電流値
の閾値に応じて各センスアンプに流れる電流の大小によ
り“0"（書込み状態）か、“1"（消去状態）を検出する
場合である。しかし、欠陥ビットの発生するメモリセル
はこれと異なり、電荷抜け状態が生じている。すなわ
ち、第２図の（ｂ）の（イ）〜（ハ）の○→●で示すよ
うに、フローティングゲートに電荷抜けが生じて、書込
み状態にある正の電荷（正孔）が放電されてメモリセル
に流れる電流値が電流値Ｉ０側にシフトしている。ま
た、あるメモリセルでは、逆に、（ニ），（ホ）の○→
●で示すように、フローティングゲートに電荷抜けが生
じて、書込み状態にある負の電荷（電子）が放電されて
電流値が同様に電流値Ｉ０側にシフトしている。
しかし、このような状態は、第１及び第２のセンスアン
プ5,6のいずれかにより正確なデータとして読出すこと
が可能である。
プ5,6のいずれかにより正確なデータとして読出すこと
が可能である。
すなわち、（イ）〜（ハ）の状態が生じているときに
は、第１のセンスアンプ５の検出基準電流値（第１の電
流値閾値）IS１より上側に電荷抜け状態の各電流値が位
置することからこの第１の電流値閾値IS１によりこの電
荷抜けがあっても正確なデータを読出すことができる。
また、（ニ），（ホ）の状態が生じているときには、第
２のセンスアンプ６の検出基準電流値（第２の電流値閾
値）IS２より上側に電荷抜け状態の各電流値が位置する
ことからこの第２の電流値閾値IS２によりこの電荷抜け
があっても正確なデータを読出すことができる。
は、第１のセンスアンプ５の検出基準電流値（第１の電
流値閾値）IS１より上側に電荷抜け状態の各電流値が位
置することからこの第１の電流値閾値IS１によりこの電
荷抜けがあっても正確なデータを読出すことができる。
また、（ニ），（ホ）の状態が生じているときには、第
２のセンスアンプ６の検出基準電流値（第２の電流値閾
値）IS２より上側に電荷抜け状態の各電流値が位置する
ことからこの第２の電流値閾値IS２によりこの電荷抜け
があっても正確なデータを読出すことができる。
第３図は、このような電荷抜け状態についての動作を説
明するものであって、メモリアレイ１に書込まれたある
１ワード（８ビットで各桁をＤ０,D１,D２,D３,D４,
D５,D６,D７とする）の正しいデータビットが、例え
ば、第３図（ａ）の（イ）に示す、“10100111"であっ
て、偶数パリディとして、この場合のパリディビット
（Ｐ）が“1"になっているとする。そして、この正しい
データビットでは、偶数パリディが成立しているが、Ｄ
３のメモリセルのデータに電荷抜けが発生し、“0"が
“1"の状態に変化していると仮定すれば、このような
（イ）のデータ“10100111"を第２のセンスアンプ６で
読出したときには、第２図の（ｂ）の（イ），（ロ）の
関係では、Ｄ３のビット“0"が“1"に変化して誤ったデ
ータとして読出される。これは、（ロ）に示すように、
“10110111"となる。このとき、パリディビットは“1"
のままであり、パリディ検査回路７のEXOR回路7bにおけ
るパリディは成立しない。一方、前記のような電荷抜け
のある（イ）のデータ“10100111"を第１のセンスアン
プ５で読出したときに、Ｄ３のビット“0"は“0"のまま
となり、（ハ）に示すように、その読出しデータは、
“10100111"となり、正しいデータが得られる。このと
きのパリディビットは、“1"のままであり、パリディ検
査回路７のEXOR回路7aにおけるパリディは成立する。そ
こで、パリディの成立した正しいデータをEXOR回路7aの
出力に応じて選択すれば、誤り訂正がなされた正しいデ
ータ（ニ）を得ることができる。
明するものであって、メモリアレイ１に書込まれたある
１ワード（８ビットで各桁をＤ０,D１,D２,D３,D４,
D５,D６,D７とする）の正しいデータビットが、例え
ば、第３図（ａ）の（イ）に示す、“10100111"であっ
て、偶数パリディとして、この場合のパリディビット
（Ｐ）が“1"になっているとする。そして、この正しい
データビットでは、偶数パリディが成立しているが、Ｄ
３のメモリセルのデータに電荷抜けが発生し、“0"が
“1"の状態に変化していると仮定すれば、このような
（イ）のデータ“10100111"を第２のセンスアンプ６で
読出したときには、第２図の（ｂ）の（イ），（ロ）の
関係では、Ｄ３のビット“0"が“1"に変化して誤ったデ
ータとして読出される。これは、（ロ）に示すように、
“10110111"となる。このとき、パリディビットは“1"
のままであり、パリディ検査回路７のEXOR回路7bにおけ
るパリディは成立しない。一方、前記のような電荷抜け
のある（イ）のデータ“10100111"を第１のセンスアン
プ５で読出したときに、Ｄ３のビット“0"は“0"のまま
となり、（ハ）に示すように、その読出しデータは、
“10100111"となり、正しいデータが得られる。このと
きのパリディビットは、“1"のままであり、パリディ検
査回路７のEXOR回路7aにおけるパリディは成立する。そ
こで、パリディの成立した正しいデータをEXOR回路7aの
出力に応じて選択すれば、誤り訂正がなされた正しいデ
ータ（ニ）を得ることができる。
このようなことから、第１のセンスアンプ５と第２のセ
ンスアンプ６とのデータをパリディ検査回路７において
パリディ検査をしてそれぞれの検出出力（EXOR回路7a,7
bの出力）を出力切換回路８の端子A,Bにそれぞれ加えて
パリディが成立した側の出力に対応する側のゲート信号
を出力切換回路８の端子G,からそれぞれ発生させ、こ
れらを出力選択回路10の各ゲート回路に送出してそれぞ
れのデータ選択選択信号（同時にパリディが成立してい
ない側の出力を他のゲート回路に送出して非選択信号）
とする。このことにより出力選択回路10の各ゲート回路
（10a,10b,・・・,10n或は11a,11b,・・・,11nの一方）
が正しいデータを通過させて各バッファ12（12a,12b,・
・・,12nを代表して）に正しいデータを転送することが
できる。
ンスアンプ６とのデータをパリディ検査回路７において
パリディ検査をしてそれぞれの検出出力（EXOR回路7a,7
bの出力）を出力切換回路８の端子A,Bにそれぞれ加えて
パリディが成立した側の出力に対応する側のゲート信号
を出力切換回路８の端子G,からそれぞれ発生させ、こ
れらを出力選択回路10の各ゲート回路に送出してそれぞ
れのデータ選択選択信号（同時にパリディが成立してい
ない側の出力を他のゲート回路に送出して非選択信号）
とする。このことにより出力選択回路10の各ゲート回路
（10a,10b,・・・,10n或は11a,11b,・・・,11nの一方）
が正しいデータを通過させて各バッファ12（12a,12b,・
・・,12nを代表して）に正しいデータを転送することが
できる。
第３図の（ｂ）は、（ａ）の場合とは逆にデータビット
が“1"である記憶データについて電荷抜けが発生し、Ｄ
５の“1"が“0"となっている場合、（ホ）のデータ“10
100111"を第２のセンスアンプ６で読出したときに、Ｄ
５のビット“1"は“1"として（ヘ）に示す、“1010011
1"の正しいデータが読出され、パリディも成立してい
る。一方、（ホ）のデータ“10100111"を第１のセンス
アンプ５で読出したときには、Ｄ５のビット“1"は“0"
に変化して、（ト）に示すように、“10100011"の誤っ
たデータが得られ、パリディの不成立となる。そこで、
この場合には、（ヘ）の正しいデータが出力選択回路10
で選択されてデータビット（チ）としてバッファ12に転
送されることになる。
が“1"である記憶データについて電荷抜けが発生し、Ｄ
５の“1"が“0"となっている場合、（ホ）のデータ“10
100111"を第２のセンスアンプ６で読出したときに、Ｄ
５のビット“1"は“1"として（ヘ）に示す、“1010011
1"の正しいデータが読出され、パリディも成立してい
る。一方、（ホ）のデータ“10100111"を第１のセンス
アンプ５で読出したときには、Ｄ５のビット“1"は“0"
に変化して、（ト）に示すように、“10100011"の誤っ
たデータが得られ、パリディの不成立となる。そこで、
この場合には、（ヘ）の正しいデータが出力選択回路10
で選択されてデータビット（チ）としてバッファ12に転
送されることになる。
以上説明してきたが、実施例では、EEPROMの例を挙げて
いるが、この発明は、第１及び第２のセンスアンプを設
けて、これらセンスアンプの検出電流値の次の関係が成
立するようなメモリであれば、どのようなメモリであっ
ても適用でき、EEPROMに限定されるものではない。
いるが、この発明は、第１及び第２のセンスアンプを設
けて、これらセンスアンプの検出電流値の次の関係が成
立するようなメモリであれば、どのようなメモリであっ
ても適用でき、EEPROMに限定されるものではない。
IS２＞Ｉ０＞IS１ ただし、IS１は、第１のセンスアンプの検出基準となる
電流値であり、IS２は、第２のセンスアンプの検出基準
となる電流値であり、Ｉ０は、“1"又は“0"の情報を正
又は負の電荷で記憶するメモリセルにおいて電荷が完全
に抜けた場合のメモリセルの電流値である。
電流値であり、IS２は、第２のセンスアンプの検出基準
となる電流値であり、Ｉ０は、“1"又は“0"の情報を正
又は負の電荷で記憶するメモリセルにおいて電荷が完全
に抜けた場合のメモリセルの電流値である。
実施例では、ECC回路を用いずに誤り訂正を行っている
が、電荷抜け以外の欠陥メモリセルについて救済するた
めに多少の誤り訂正を行うため、この発明の実施例に示
すようなセンスアンプにより正しいデータを読出すこと
に加えて、さらに、ECC回路を付加することをこの発明
はさまたげるものではない。
が、電荷抜け以外の欠陥メモリセルについて救済するた
めに多少の誤り訂正を行うため、この発明の実施例に示
すようなセンスアンプにより正しいデータを読出すこと
に加えて、さらに、ECC回路を付加することをこの発明
はさまたげるものではない。
［発明の効果］ この発明にあっては、センス電圧を印加してメモリセル
に記憶されたデータを読出す第１の読出し回路及び第２
の読出し回路を設けて第１の読出し回路が電荷抜けでビ
ット誤りとなるメモリセルに流れる電流値より小さな電
流値を検出し、第２の読出し回路が電荷抜けでビット誤
りとなるメモリセルに流れる電流値より大きな電流値を
検出するようにしているので、電荷抜けで閾値が変化し
て欠陥となるメモリセルが内部に存在していてもいずれ
か一方の読出し回路により正しいデータを読出すことが
可能である。しかも、データが正しいか否かは１ビット
のパリディを付加して記憶しておけば判別できるもの
で、メモリセルの容量も増加させないで済む。
に記憶されたデータを読出す第１の読出し回路及び第２
の読出し回路を設けて第１の読出し回路が電荷抜けでビ
ット誤りとなるメモリセルに流れる電流値より小さな電
流値を検出し、第２の読出し回路が電荷抜けでビット誤
りとなるメモリセルに流れる電流値より大きな電流値を
検出するようにしているので、電荷抜けで閾値が変化し
て欠陥となるメモリセルが内部に存在していてもいずれ
か一方の読出し回路により正しいデータを読出すことが
可能である。しかも、データが正しいか否かは１ビット
のパリディを付加して記憶しておけば判別できるもの
で、メモリセルの容量も増加させないで済む。
その結果、パリディセルに大きな容量を必要とせずに、
ECC回路等が不要で、チップ占有面積の小さなメモリを
実現することができる。
ECC回路等が不要で、チップ占有面積の小さなメモリを
実現することができる。
第１図は、この発明の自己訂正機能を有する半導体記憶
装置を適用した一実施例のEEPROMのブロック図、第２図
（ａ）及び（ｂ）は、EEPROMの動作閾値−書込み回数特
性及びメモリセル電流−センスアンプ電流特性の説明
図、第３図は、その訂正原理の説明図である。 １……メモリセルアレイ、1a……データメモリセル、1b
……パリディメモリセル、1c……ワード線、1d……ビッ
ト線、1e……センス線、２……メモリセル、2a……選択
トランジスタ、2b……記憶トランジスタ、３……ローデ
コーダ、４……カラムデコーダ、5,5a,5b,5n……第１の
センスアンプ、6,6a,6b,6n……第２のセンスアンプ、７
……パリディ検査回路、８……出力選択回路、９……ゲ
ート回路群。
装置を適用した一実施例のEEPROMのブロック図、第２図
（ａ）及び（ｂ）は、EEPROMの動作閾値−書込み回数特
性及びメモリセル電流−センスアンプ電流特性の説明
図、第３図は、その訂正原理の説明図である。 １……メモリセルアレイ、1a……データメモリセル、1b
……パリディメモリセル、1c……ワード線、1d……ビッ
ト線、1e……センス線、２……メモリセル、2a……選択
トランジスタ、2b……記憶トランジスタ、３……ローデ
コーダ、４……カラムデコーダ、5,5a,5b,5n……第１の
センスアンプ、6,6a,6b,6n……第２のセンスアンプ、７
……パリディ検査回路、８……出力選択回路、９……ゲ
ート回路群。
Claims (2)
- 【請求項１】ゲート電極に電子又は正孔の電荷を帯電す
ることにより情報を記憶する不揮発性のメモリセル複数
と、これら複数のメモリセルの少なくとも１つを選択す
るために前記メモリセルに接続されたワード線と、これ
ら複数のメモリセルのうち選択されたメモリセルとの間
でデータの授受を行うために前記メモリセルに接続され
たビット線と、前記ゲート電極に接続されたセンス線と
を具える、複数のメモリセルの一部にパリティデータを
記憶するメモリアレィと、前記センス線にセンス電圧を
印加して前記メモリセルに記憶されたデータを読出す第
１の読出し回路及び第２の読出し回路と、第１の読出し
回路から得られる読出しデータ及び第２の読出し回路か
ら得られる読出しデータのそれぞれについてパリディ検
査を行うパリディ検査回路と、このパリディ検査回路の
検査結果に応じて正しいとされる第１及び第２の読出し
回路の一方の出力を選択する選択回路とを備え、第１の
読出し回路は“1"又は“0"の情報を記憶している前記ゲ
ート電極に帯電された電荷が抜けた状態のときに前記セ
ンス電圧をかけて前記メモリセルに流れる電流値より小
さい値を前記“1"又は“0"の検出基準としてデータを読
出すものであり、第２の読出し回路は“1"又は“0"の情
報を記憶している前記ゲート電極に帯電された電荷が抜
けた状態のときに前記センス電圧をかけて前記メモリセ
ルに流れる電流値より大きい値を前記“1"又は“0"の検
出基準としてデータを読出すものであることを特徴とす
る自己訂正機能を有する半導体記憶装置。 - 【請求項２】メモリセルMOSで構成され、ゲート電極は
前記MOSのドレイン上に局所的に設けられたトンネル酸
化膜を介して形成されたフローティングゲートであっ
て、メモリアレイはデータを記憶するメモリセルとパリ
ディを記憶するメモリセルとで構成されるEEPROMであ
り、第１及び第２の読出し回路はビット線に接続される
センスアンプであり、選択回路はパリディ検査回路から
検査結果を受けて第１及び第２の読出し回路のうちパリ
ディが成立している側の読出し回路の出力を有効とする
ゲート回路であることを特徴とする請求項１記載の自己
訂正機能を有する半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132177A JPH0664918B2 (ja) | 1989-05-25 | 1989-05-25 | 自己訂正機能を有する半導体記憶装置 |
| US07/517,694 US5151906A (en) | 1989-05-25 | 1990-05-02 | Semiconductor memory device having self-correcting function |
| EP90108388A EP0399258B1 (en) | 1989-05-25 | 1990-05-03 | Semiconductor memory device having self-correcting function |
| DE69022287T DE69022287T2 (de) | 1989-05-25 | 1990-05-03 | Halbleiterspeicheranordnung mit selbstkorrigierender Funktion. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132177A JPH0664918B2 (ja) | 1989-05-25 | 1989-05-25 | 自己訂正機能を有する半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02310899A JPH02310899A (ja) | 1990-12-26 |
| JPH0664918B2 true JPH0664918B2 (ja) | 1994-08-22 |
Family
ID=15075179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132177A Expired - Fee Related JPH0664918B2 (ja) | 1989-05-25 | 1989-05-25 | 自己訂正機能を有する半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5151906A (ja) |
| EP (1) | EP0399258B1 (ja) |
| JP (1) | JPH0664918B2 (ja) |
| DE (1) | DE69022287T2 (ja) |
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| US5657332A (en) * | 1992-05-20 | 1997-08-12 | Sandisk Corporation | Soft errors handling in EEPROM devices |
| US5532962A (en) * | 1992-05-20 | 1996-07-02 | Sandisk Corporation | Soft errors handling in EEPROM devices |
| US5428621A (en) * | 1992-09-21 | 1995-06-27 | Sundisk Corporation | Latent defect handling in EEPROM devices |
| US6026052A (en) * | 1994-05-03 | 2000-02-15 | Fujitsu Limited | Programmable semiconductor memory device |
| KR0168896B1 (ko) * | 1993-09-20 | 1999-02-01 | 세키자와 다다시 | 패리티에 의해 에러를 수정할 수 있는 반도체 메모리장치 |
| US5909449A (en) | 1997-09-08 | 1999-06-01 | Invox Technology | Multibit-per-cell non-volatile memory with error detection and correction |
| DE69732637T2 (de) * | 1997-12-22 | 2005-12-29 | Stmicroelectronics S.R.L., Agrate Brianza | Selbsttest und Korrektur von Ladungsverlustfehlern in einem Sektorenlöschbaren und-programmierbaren Flashspeicher |
| FR2802697B1 (fr) * | 1999-12-15 | 2005-03-04 | St Microelectronics Sa | Procede de lecture d'une cellule memoire non volatile |
| FR2802734B1 (fr) | 1999-12-15 | 2002-04-26 | St Microelectronics Sa | Procede de correction d'un bit dans une chaine de bits |
| JP4877894B2 (ja) * | 2001-07-04 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| US9552171B2 (en) | 2014-10-29 | 2017-01-24 | Sandisk Technologies Llc | Read scrub with adaptive counter management |
| US9978456B2 (en) | 2014-11-17 | 2018-05-22 | Sandisk Technologies Llc | Techniques for reducing read disturb in partially written blocks of non-volatile memory |
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| US9449700B2 (en) | 2015-02-13 | 2016-09-20 | Sandisk Technologies Llc | Boundary word line search and open block read methods with reduced read disturb |
| US9892791B2 (en) * | 2015-06-16 | 2018-02-13 | Sandisk Technologies Llc | Fast scan to detect bit line discharge time |
| US9653154B2 (en) | 2015-09-21 | 2017-05-16 | Sandisk Technologies Llc | Write abort detection for multi-state memories |
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| JP2509297B2 (ja) * | 1987-08-31 | 1996-06-19 | 沖電気工業株式会社 | 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ |
| JPS6476596A (en) * | 1987-09-18 | 1989-03-22 | Oki Electric Ind Co Ltd | Error of eeprom detecting device |
-
1989
- 1989-05-25 JP JP1132177A patent/JPH0664918B2/ja not_active Expired - Fee Related
-
1990
- 1990-05-02 US US07/517,694 patent/US5151906A/en not_active Expired - Lifetime
- 1990-05-03 DE DE69022287T patent/DE69022287T2/de not_active Expired - Lifetime
- 1990-05-03 EP EP90108388A patent/EP0399258B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0399258A3 (en) | 1992-01-02 |
| EP0399258A2 (en) | 1990-11-28 |
| JPH02310899A (ja) | 1990-12-26 |
| EP0399258B1 (en) | 1995-09-13 |
| DE69022287D1 (de) | 1995-10-19 |
| US5151906A (en) | 1992-09-29 |
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