JPH0665221B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0665221B2 JPH0665221B2 JP59259152A JP25915284A JPH0665221B2 JP H0665221 B2 JPH0665221 B2 JP H0665221B2 JP 59259152 A JP59259152 A JP 59259152A JP 25915284 A JP25915284 A JP 25915284A JP H0665221 B2 JPH0665221 B2 JP H0665221B2
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- groove
- sio
- semiconductor substrate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の製造方法に関し、特に高集積化を
図る一方で寄生チャネル防止等の特性の向上を図った半
導体装置の製造方法に関するものである。
図る一方で寄生チャネル防止等の特性の向上を図った半
導体装置の製造方法に関するものである。
近年の半導体装置、特に半導体集積回路の高集積化に伴
なって、これまでの窒化シリコン膜をマスクとした選択
酸化法による素子分離技術に代えて溝型アイソレーショ
ン構造が採用されてきている。この溝型アイソレーショ
ン構造は、第４図のように半導体基板51の表面に狭幅の
深い溝52を形成し、この溝52の内面に絶縁膜53形成する
と共に内部にポリシリコン54等を埋設した構成とし、活
性領域に形成したMISトランジスタ55の素子間分離を行
なっている。この例では、Ｎ型半導体基板51にＰ型ウェ
ル56を形成し、このウェル56内にＮ型の不純物層でソー
ス・ドレイン領域57,58を形成し、かつゲート絶縁膜59
上にゲート電極60を形成してＮ型MOSトランジスタ55を
構成している。このような、溝型アイソレーション構造
によれば、所謂バーズビークの発生がないで素子の微細
化、高集積化が実現でき、かつ基板の深い位置まで分離
領域が存在するので相補型MISFET（Ｃ−MIS）における
ラッチアップ現象の防止に効果がある。
なって、これまでの窒化シリコン膜をマスクとした選択
酸化法による素子分離技術に代えて溝型アイソレーショ
ン構造が採用されてきている。この溝型アイソレーショ
ン構造は、第４図のように半導体基板51の表面に狭幅の
深い溝52を形成し、この溝52の内面に絶縁膜53形成する
と共に内部にポリシリコン54等を埋設した構成とし、活
性領域に形成したMISトランジスタ55の素子間分離を行
なっている。この例では、Ｎ型半導体基板51にＰ型ウェ
ル56を形成し、このウェル56内にＮ型の不純物層でソー
ス・ドレイン領域57,58を形成し、かつゲート絶縁膜59
上にゲート電極60を形成してＮ型MOSトランジスタ55を
構成している。このような、溝型アイソレーション構造
によれば、所謂バーズビークの発生がないで素子の微細
化、高集積化が実現でき、かつ基板の深い位置まで分離
領域が存在するので相補型MISFET（Ｃ−MIS）における
ラッチアップ現象の防止に効果がある。
しかしながら、この溝型アイソレーション構造にあって
は、第５図に等価回路を示すように寄生トランジスタTr
1,Tr2,Tr3が形成されることがあり、リーク電流が流れ
て素子特性が低下するという問題が生じ易い。即ち、ト
ランジスタTr1はソース57をソース、ウェル56ををチャ
ネル、基板51をドレインよびゲートしたソース側の縦方
向の寄生トランジスタ、トランジスタTr2ドレイン58を
ソース、ウェル56をチャネル、基板51をドレインおよび
ゲートとしたドレイン側の縦方向の寄生トランジスタ、
トランジスタTr3は溝52の側面に沿うチャネル方向の寄
生トランジスタである。また、場合によっては溝形成或
いは溝の埋込時のストレスにより基板51中に形成された
結果欠陥によるリーク電流等も発生する。
は、第５図に等価回路を示すように寄生トランジスタTr
1,Tr2,Tr3が形成されることがあり、リーク電流が流れ
て素子特性が低下するという問題が生じ易い。即ち、ト
ランジスタTr1はソース57をソース、ウェル56ををチャ
ネル、基板51をドレインよびゲートしたソース側の縦方
向の寄生トランジスタ、トランジスタTr2ドレイン58を
ソース、ウェル56をチャネル、基板51をドレインおよび
ゲートとしたドレイン側の縦方向の寄生トランジスタ、
トランジスタTr3は溝52の側面に沿うチャネル方向の寄
生トランジスタである。また、場合によっては溝形成或
いは溝の埋込時のストレスにより基板51中に形成された
結果欠陥によるリーク電流等も発生する。
このような寄生トランジスタや結晶欠陥によるリーク電
流が発生する原因は有効な寄生チャネル防止が行なわれ
ていないためである。つまり、前述の溝型アイソレーシ
ョンでは、溝52の形成後に溝の底部にイオン注入を行な
うことによって溝52の底部にのみ寄生チャネル防止の不
純物層（Ｐ型層）61を形成するか、或いは基板51の表面
部にのみ不純物層（Ｐ型層）62を形成するかしなく、溝
52の側面全部を覆う不純物層を形成できないことによ
る。更には相補型MISFETのNMIS部とPMIS部の間を分離す
る際に、夫々のMIS部に対して有効な導電型の不純層を
個別に形成できないことにもよる。
流が発生する原因は有効な寄生チャネル防止が行なわれ
ていないためである。つまり、前述の溝型アイソレーシ
ョンでは、溝52の形成後に溝の底部にイオン注入を行な
うことによって溝52の底部にのみ寄生チャネル防止の不
純物層（Ｐ型層）61を形成するか、或いは基板51の表面
部にのみ不純物層（Ｐ型層）62を形成するかしなく、溝
52の側面全部を覆う不純物層を形成できないことによ
る。更には相補型MISFETのNMIS部とPMIS部の間を分離す
る際に、夫々のMIS部に対して有効な導電型の不純層を
個別に形成できないことにもよる。
なお、この寄生トランジスタついては、例えばR,D,Rung
etal,IEDM IEEE 1982,p237〜240に記載がある。
etal,IEDM IEEE 1982,p237〜240に記載がある。
本発明の目的は、溝型アイソレーション構造における寄
生チャネルの発生を防止し、併せてリーク電流の防止を
図ることにより特性の向上を実現し、かつ一方では溝を
セルフアライン法で形成することにより素子分離領域の
微細化を図って高集積化を達成することができる半導体
装置の製造方法を提供することにある。
生チャネルの発生を防止し、併せてリーク電流の防止を
図ることにより特性の向上を実現し、かつ一方では溝を
セルフアライン法で形成することにより素子分離領域の
微細化を図って高集積化を達成することができる半導体
装置の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説すれば、下記のとおりである。
を簡単に説すれば、下記のとおりである。
本発明による半導体装置の製造方法は、半導体基板に形
成た深い溝内を絶縁処理して素子分離用の溝型アイソレ
ーションを形成し、前記溝を挟んでその両側に異なる導
電型の半導体素子を形成するに際し、次の（Ａ）〜
（Ｉ）の各工程を具備する。
成た深い溝内を絶縁処理して素子分離用の溝型アイソレ
ーションを形成し、前記溝を挟んでその両側に異なる導
電型の半導体素子を形成するに際し、次の（Ａ）〜
（Ｉ）の各工程を具備する。
（Ａ）第１導電型の半導体基板上の全面にSiO２膜、Si
３Ｎ４膜、CVDSiO２膜および第1Al膜を順次形成した
後、前記第1Al膜上に形成したレジストをマスクにした
等方性エッチングにより、前記1Al膜、CVDSiO２膜およ
びSi３Ｎ４膜をそれらの幅が前記レジストの幅よりも小
さくなるようにエッチングする工程。
３Ｎ４膜、CVDSiO２膜および第1Al膜を順次形成した
後、前記第1Al膜上に形成したレジストをマスクにした
等方性エッチングにより、前記1Al膜、CVDSiO２膜およ
びSi３Ｎ４膜をそれらの幅が前記レジストの幅よりも小
さくなるようにエッチングする工程。
（Ｂ）前記半導体基板上の全面に第2Al膜を形成し、前
記レジストをその上の前記第2Al膜と共に除去した後、
前記半導体基板上に残った第2Al膜および前記レジスト
の下の前記第1Al膜をマスクとして前記レジストのひさ
しに相当する部位の前記SiO２膜および半導体基板を異
方性エッチングして第１の溝を形成する工程。
記レジストをその上の前記第2Al膜と共に除去した後、
前記半導体基板上に残った第2Al膜および前記レジスト
の下の前記第1Al膜をマスクとして前記レジストのひさ
しに相当する部位の前記SiO２膜および半導体基板を異
方性エッチングして第１の溝を形成する工程。
（Ｃ）前記第１、第2Al膜を除去し、前記第１の溝内に
第１導電型の不純物を拡散してチャネルストッパ層とし
ての第１導電型不純物層を形成した後、前記第１の溝内
を酸化して前記第１導電型不純物層の表面にSi２膜を形
成する工程。
第１導電型の不純物を拡散してチャネルストッパ層とし
ての第１導電型不純物層を形成した後、前記第１の溝内
を酸化して前記第１導電型不純物層の表面にSi２膜を形
成する工程。
（Ｄ）前記CVDiO２膜をイオン打込みのマスクとして前
記半導体基板に第２導電型の不純物を拡散し、前記第１
の溝よりも浅い領域に第２導電型のウエルを形成する工
程。
記半導体基板に第２導電型の不純物を拡散し、前記第１
の溝よりも浅い領域に第２導電型のウエルを形成する工
程。
（Ｅ）前記半導体基板上の全面にポリシリコンを形成し
て前記第１の溝内に充填させ、しかる後、前記ポリシリ
コンを異方性エッチングすることにより、前記CVDSiO２
膜の両側壁にポリシリコンが充填された前記第１の溝の
両側よりも若干内側に位置するポリシリコンのサイドウ
ォールを形成する工程。
て前記第１の溝内に充填させ、しかる後、前記ポリシリ
コンを異方性エッチングすることにより、前記CVDSiO２
膜の両側壁にポリシリコンが充填された前記第１の溝の
両側よりも若干内側に位置するポリシリコンのサイドウ
ォールを形成する工程。
（Ｆ）前記半導体基板上の全面に第3Al膜およびECRプラ
ズマ法によるSiO２膜を順次形成し、前記ECRプラズマ法
によるSiO２膜をウェットエッチングすることにより、
前記サイドウォールの両側に窓を開口した後、前記ECR
プラズマ法によるSiO２膜をマスクにして前記窓内の前
記第3Al膜をエッチングし、その後、前記ECRプラズマ法
によるSiO２膜を除去する工程。
ズマ法によるSiO２膜を順次形成し、前記ECRプラズマ法
によるSiO２膜をウェットエッチングすることにより、
前記サイドウォールの両側に窓を開口した後、前記ECR
プラズマ法によるSiO２膜をマスクにして前記窓内の前
記第3Al膜をエッチングし、その後、前記ECRプラズマ法
によるSiO２膜を除去する工程。
（Ｇ）前記半導体基板上に残った前記第3Al膜をマスク
にして前記半導体基板を異方性エッチングすることによ
り、その一部が前記第１の溝と重なる領域に第２の溝を
形成する工程。
にして前記半導体基板を異方性エッチングすることによ
り、その一部が前記第１の溝と重なる領域に第２の溝を
形成する工程。
（Ｈ）前記第２の溝内に第２導電型の不純物を拡散して
チャネルストッパ層としての第２導電型不純物層を形成
し、さらに前記第２の溝内を酸化して前記第２導電型不
純物層の表面にSiO２膜を形成する工程。
チャネルストッパ層としての第２導電型不純物層を形成
し、さらに前記第２の溝内を酸化して前記第２導電型不
純物層の表面にSiO２膜を形成する工程。
（Ｉ）前記第3Al膜、前記サイドウォール、前記CVDSiO
２膜および前記Si３Ｎ４膜を除去した後、ポリシリコン
をエッチバックして前記第２の溝内に充填させ、しかる
後、前記ポリシリコンの表面にSiO２膜を形成して溝型
アイソレーションを完成させる工程。
２膜および前記Si３Ｎ４膜を除去した後、ポリシリコン
をエッチバックして前記第２の溝内に充填させ、しかる
後、前記ポリシリコンの表面にSiO２膜を形成して溝型
アイソレーションを完成させる工程。
〔実施例１〕 第１図は本発明を相補型MISFETの半導体装置に適用した
実施例の概略構成斜視図である。Ｎ型シリコン基板１に
溝型アイソレーション２を形成してNMISトランジスタ３
とPMISトランジスタ４とを分離形成している。NMISトラ
ンジスタ３はシリコン基板１にＰ型ウェル５を形成し、
このＰ型ウェル５にＮ型不純物層からなるソース・ドレ
イン領域6,6を形成する一方、ゲート絶縁膜（SiO2７上
にポリシリコンからなるゲート電極８を形成している。
また、PMISトランジスタ４はシリコン基板１にＰ型不純
物層からなるソース・ドレイン領域9,9を形成し、ゲー
ト絶縁10上にゲート電極11を形成している。
実施例の概略構成斜視図である。Ｎ型シリコン基板１に
溝型アイソレーション２を形成してNMISトランジスタ３
とPMISトランジスタ４とを分離形成している。NMISトラ
ンジスタ３はシリコン基板１にＰ型ウェル５を形成し、
このＰ型ウェル５にＮ型不純物層からなるソース・ドレ
イン領域6,6を形成する一方、ゲート絶縁膜（SiO2７上
にポリシリコンからなるゲート電極８を形成している。
また、PMISトランジスタ４はシリコン基板１にＰ型不純
物層からなるソース・ドレイン領域9,9を形成し、ゲー
ト絶縁10上にゲート電極11を形成している。
前記溝型アイソレーション２は深溝に形成されてその面
および中央にSiO2の絶縁膜12を形成し、かつその余の部
分にはポリシリコン(又はSiO2)13を重填埋設している。
また、表面にゲート絶縁膜7,10に連なる絶縁膜14を形成
してポリシリコン13の露呈を防いでいる。そして、前記
溝型アイソレーション２のNMISトランジスタ３側の側面
全域ないし底面にわたってウェル５と同じ導電型（Ｐ
型）の不純物層15を形成し、一方PMISトランジスタ４側
の側面全域ないし底面にわたって基板１と同じ導電型
（Ｎ型）の不純物層16形成し、これらを各トランジスタ
3,4,におけるチャネルストッパとして構成している。
および中央にSiO2の絶縁膜12を形成し、かつその余の部
分にはポリシリコン(又はSiO2)13を重填埋設している。
また、表面にゲート絶縁膜7,10に連なる絶縁膜14を形成
してポリシリコン13の露呈を防いでいる。そして、前記
溝型アイソレーション２のNMISトランジスタ３側の側面
全域ないし底面にわたってウェル５と同じ導電型（Ｐ
型）の不純物層15を形成し、一方PMISトランジスタ４側
の側面全域ないし底面にわたって基板１と同じ導電型
（Ｎ型）の不純物層16形成し、これらを各トランジスタ
3,4,におけるチャネルストッパとして構成している。
したがって、この構成によれば、特に寄生チャネルが問
題とされるNMISトランジスタ３において、Ｐ型ウェル５
の全深さ以上にわたって溝型アイソレーション２の側面
にＰ型の不純物層15が形成されているので前述した寄生
トランジスタTr1,Tr2,Tr3の発生、つまり寄生チャネル
の発生が防止できる。同様にPMISトランジスタ４におい
ても溝型アイソレーション２の側面のＮ型の不純物層16
によって寄生チャネルの発生が防止できる。更に溝型ア
イソレーション２はNMISトランジスタ３とPMISトランジ
スタ４側で不純物層15,16が異なる導電型で構成されて
いるので、これら不純物層15,16を通してのリーク電流
を防止できる。特に溝型アイソレーション２の近傍では
ストレス等による結晶欠陥が生じ易いが、この結晶欠陥
よりリーク電流をも有効に抑制できる。勿論、溝型アイ
ソレーション構造によることから回路素子の微細化をり
得ることは言うまでもない。
題とされるNMISトランジスタ３において、Ｐ型ウェル５
の全深さ以上にわたって溝型アイソレーション２の側面
にＰ型の不純物層15が形成されているので前述した寄生
トランジスタTr1,Tr2,Tr3の発生、つまり寄生チャネル
の発生が防止できる。同様にPMISトランジスタ４におい
ても溝型アイソレーション２の側面のＮ型の不純物層16
によって寄生チャネルの発生が防止できる。更に溝型ア
イソレーション２はNMISトランジスタ３とPMISトランジ
スタ４側で不純物層15,16が異なる導電型で構成されて
いるので、これら不純物層15,16を通してのリーク電流
を防止できる。特に溝型アイソレーション２の近傍では
ストレス等による結晶欠陥が生じ易いが、この結晶欠陥
よりリーク電流をも有効に抑制できる。勿論、溝型アイ
ソレーション構造によることから回路素子の微細化をり
得ることは言うまでもない。
第２図（Ａ）〜（Ｈ）は、第１図の半導体装置の製造方
法を示す図である。
法を示す図である。
先ず、同図（Ａ）のようにＮ型シリコン基板１の表面に
酸化シリコン（SiO2）膜20、窒化シリコン（Si3N4）膜2
1およびSVDSiO2膜22を順次積層形成し、図外のレジスト
を利用したリソグラフィ技術によってCVPSiO2膜22をパ
ターニングする。そしてこれをマスクとしてRIE法等の
異方性の高いドライエッチングを行なってシリコン基板
１の表面に深い第１の溝23を形成する。CVDSiO222はそ
の後エッチング除去する。
酸化シリコン（SiO2）膜20、窒化シリコン（Si3N4）膜2
1およびSVDSiO2膜22を順次積層形成し、図外のレジスト
を利用したリソグラフィ技術によってCVPSiO2膜22をパ
ターニングする。そしてこれをマスクとしてRIE法等の
異方性の高いドライエッチングを行なってシリコン基板
１の表面に深い第１の溝23を形成する。CVDSiO222はそ
の後エッチング除去する。
次いで、シリコン基板１をＰ（リン）等のＮ型不純物雰
囲気内で加熱処理し、第１の溝23の内面から溝23周囲
（側面、底面）に沿う基板１に不純物を拡散させ、同図
（Ｂ）のようにＮ型不純物層16を形成する。このとき、
基板１の表面は前記SiO2膜20、Si3N421によって不純物
は拡散されない。
囲気内で加熱処理し、第１の溝23の内面から溝23周囲
（側面、底面）に沿う基板１に不純物を拡散させ、同図
（Ｂ）のようにＮ型不純物層16を形成する。このとき、
基板１の表面は前記SiO2膜20、Si3N421によって不純物
は拡散されない。
次に、露呈されている第１の溝23の内面を酸化してSiO2
膜12aを同図（Ｃ）のように形成し、更に第１の溝23内
にポリシリコン13を充填する。ポリシリコン13の代りに
CVDSiO2でもよく、充填方法としては基板１表面へのポ
リシリコン又はCVDSiO2の推積およびそのエッチバック
により溝23内にのみポリシリコン又はCVDSiO2を残す方
法が用いられる。その後同図（Ｄ）のようにSi3N4膜21
を除去し、新たに全面にSi3N4膜24を形成する。
膜12aを同図（Ｃ）のように形成し、更に第１の溝23内
にポリシリコン13を充填する。ポリシリコン13の代りに
CVDSiO2でもよく、充填方法としては基板１表面へのポ
リシリコン又はCVDSiO2の推積およびそのエッチバック
により溝23内にのみポリシリコン又はCVDSiO2を残す方
法が用いられる。その後同図（Ｄ）のようにSi3N4膜21
を除去し、新たに全面にSi3N4膜24を形成する。
次に同図（Ｅ）のようにCVDSiO2膜25を形成し、かつこ
れをパターニングして前記第１の溝23と若干重なる位置
に窓25aを形成する。そして、このCVDSiO2膜25をマスク
として異方性エッチングを行ない、同図（Ｆ）のように
第２の深い溝26を形成する。CVDSiO2膜25を除去した
後、Ｂ（ボロン）等のＰ型不純物雰囲気内での熱処理を
行ない、同図（Ｇ）のように第２の溝26の内面から基板
１へＰ型不純物を拡散し、第２の溝26の側面，底面にＰ
型不純物層15を形成する。このとき、基板１表面に拡散
が行なわれないことは前述と同じであり、まと第１の溝
23内のポリシリコン13等に拡散されても基板１には直接
関係されない。
れをパターニングして前記第１の溝23と若干重なる位置
に窓25aを形成する。そして、このCVDSiO2膜25をマスク
として異方性エッチングを行ない、同図（Ｆ）のように
第２の深い溝26を形成する。CVDSiO2膜25を除去した
後、Ｂ（ボロン）等のＰ型不純物雰囲気内での熱処理を
行ない、同図（Ｇ）のように第２の溝26の内面から基板
１へＰ型不純物を拡散し、第２の溝26の側面，底面にＰ
型不純物層15を形成する。このとき、基板１表面に拡散
が行なわれないことは前述と同じであり、まと第１の溝
23内のポリシリコン13等に拡散されても基板１には直接
関係されない。
しかる上で、同図（Ｈ）にのように第２の溝26の内面を
酸化してSiO2膜12bを形成し、更に前述と同様にポリシ
リコン13を第２の溝26内に充填し、Si3N4膜24を除去し
た後に第1,第２の溝23,26の表面を酸化してSiO２膜14を
形成することにより溝型アイソレーション２を完成でき
る。
酸化してSiO2膜12bを形成し、更に前述と同様にポリシ
リコン13を第２の溝26内に充填し、Si3N4膜24を除去し
た後に第1,第２の溝23,26の表面を酸化してSiO２膜14を
形成することにより溝型アイソレーション２を完成でき
る。
以下、同図（Ｈ）のように、選択イオン打込みおよび拡
散を行なってＰ型ウェル５を形成し、更に常法よりゲー
ト絶縁膜7,10、ゲート電極8,11N型ソース・ドレイン領
域6,6とＰ型ソース・ドレイン領域9,9を形成することに
より第１の半導体装置を完成できる。
散を行なってＰ型ウェル５を形成し、更に常法よりゲー
ト絶縁膜7,10、ゲート電極8,11N型ソース・ドレイン領
域6,6とＰ型ソース・ドレイン領域9,9を形成することに
より第１の半導体装置を完成できる。
〔実施例２〕 第３図（Ａ）〜（Ｌ）は本発明の他の製造方法を示す図
であり、特に溝をセルフアライン法により形成する例で
ある。
であり、特に溝をセルフアライン法により形成する例で
ある。
先ず、シリコン基板31の表面に、同図（Ａ）のように酸
化および窒化によってSiO2膜32,Si3N4膜33を形成し、そ
の上に低圧CVDSiO2膜34と第1Al膜35を形成する。そして
その上にレジスト膜36をパターニング形成した後これを
マスクとして前述第1Al膜35、低圧CVDSiO2膜34,Si3N4膜
33をエッチングし、同図（Ｂ）のように若干サイドエッ
チングによりレジスト36幅よりも小さくなるようにエッ
チングを行なう。
化および窒化によってSiO2膜32,Si3N4膜33を形成し、そ
の上に低圧CVDSiO2膜34と第1Al膜35を形成する。そして
その上にレジスト膜36をパターニング形成した後これを
マスクとして前述第1Al膜35、低圧CVDSiO2膜34,Si3N4膜
33をエッチングし、同図（Ｂ）のように若干サイドエッ
チングによりレジスト36幅よりも小さくなるようにエッ
チングを行なう。
次に、同図（Ｃ）のように全面に第2Al膜37を推積して
前記SiO2膜32およびレジスト36上に第2Al膜37を形成成
するが、このときレジスト36のひさしに相当する部位の
SiO2膜32上は影となり、第2Al膜37が形成されることは
ない。したがってレジスト36をレジスト36上の第2Al膜3
7とともに除去し、その下の第1Al膜35とSiO2膜32上の第
2Al膜37をマスクとしてSiO2膜32および基板31を異方性
エッチングすることにより、同図（Ｄ）のような深い第
１の溝38,38を形成できる。
前記SiO2膜32およびレジスト36上に第2Al膜37を形成成
するが、このときレジスト36のひさしに相当する部位の
SiO2膜32上は影となり、第2Al膜37が形成されることは
ない。したがってレジスト36をレジスト36上の第2Al膜3
7とともに除去し、その下の第1Al膜35とSiO2膜32上の第
2Al膜37をマスクとしてSiO2膜32および基板31を異方性
エッチングすることにより、同図（Ｄ）のような深い第
１の溝38,38を形成できる。
次いで、第１、第2Al膜35,37を除去した後同図（Ｅ）の
ように、前例と同様にＮ型不純物を拡散してＮ型不純物
層39,39を形成し、かつ内面を酸化してSiO2膜40,40を形
成する。更に、このとき残存する低圧CVDSiO2膜34をマ
スクにＰ型不純物を基板31にイオン打込しかつ拡散して
Ｐ型ウェル41,41を形成する。しかる上で、同図（Ｆ）
の鎖線のように全面にポリシリコン42を十分に厚く推積
して第１の溝38内に充填させ、その上でこれをRIE法等
によって異方性エッチング（パック）することにより。
低圧SiO2膜34の両側にその一部がサイドウォール43,43
として残される。このサイドウォール43,43は両側が第
１の溝38,38の両側よりも若干内側に位置することが好
ましい。
ように、前例と同様にＮ型不純物を拡散してＮ型不純物
層39,39を形成し、かつ内面を酸化してSiO2膜40,40を形
成する。更に、このとき残存する低圧CVDSiO2膜34をマ
スクにＰ型不純物を基板31にイオン打込しかつ拡散して
Ｐ型ウェル41,41を形成する。しかる上で、同図（Ｆ）
の鎖線のように全面にポリシリコン42を十分に厚く推積
して第１の溝38内に充填させ、その上でこれをRIE法等
によって異方性エッチング（パック）することにより。
低圧SiO2膜34の両側にその一部がサイドウォール43,43
として残される。このサイドウォール43,43は両側が第
１の溝38,38の両側よりも若干内側に位置することが好
ましい。
次いで、同図（Ｇ）のように全面に第3Al44を形成しか
つその上のECRプラズマ法よるSiO2膜45を形成する。そ
してこのSiO2膜45をウェットエッチングすれば、ECRプ
ラズマ法のSiO2膜45は角部のエッチングが他より進行さ
れるため、同図（Ｈ）のような角部に窓45a,45aが開口
される。したがって、このSiO2膜45をマスクにして第3A
l膜44をエッチングすれば、同図（Ｉ）のように、サイ
ドウォール43,43の両側においてのみ第3Al膜44がエッチ
ングされる。ECRプラズマ法SiO2膜45は除去する。
つその上のECRプラズマ法よるSiO2膜45を形成する。そ
してこのSiO2膜45をウェットエッチングすれば、ECRプ
ラズマ法のSiO2膜45は角部のエッチングが他より進行さ
れるため、同図（Ｈ）のような角部に窓45a,45aが開口
される。したがって、このSiO2膜45をマスクにして第3A
l膜44をエッチングすれば、同図（Ｉ）のように、サイ
ドウォール43,43の両側においてのみ第3Al膜44がエッチ
ングされる。ECRプラズマ法SiO2膜45は除去する。
次いで、この第3Al膜44をマスクにして基板31を異方性
エッチングすれば、前記第１の溝38,38とその一部が若
干重なる位置（略第１の溝の両側位置）に、同図（Ｊ）
のように第２の溝46,46が形成される。その後、同図
（Ｋ）のようにＰ型不純物の拡散を行なって第２の溝4
6,46の側面，底面にＰ型不純物層47,47を形成し、内面
を酸化してSiO2膜48を形成する。第3Al膜44、サイドウ
ォール43,43、低圧CVDSiO2膜34、Si3N4膜33は除却す
る。
エッチングすれば、前記第１の溝38,38とその一部が若
干重なる位置（略第１の溝の両側位置）に、同図（Ｊ）
のように第２の溝46,46が形成される。その後、同図
（Ｋ）のようにＰ型不純物の拡散を行なって第２の溝4
6,46の側面，底面にＰ型不純物層47,47を形成し、内面
を酸化してSiO2膜48を形成する。第3Al膜44、サイドウ
ォール43,43、低圧CVDSiO2膜34、Si3N4膜33は除却す
る。
しかる後、前述と同様に第２の溝46,46内にポリシリコ
ン49,49を充填しかつ表面にSiO2膜50,50を形成すること
により、同図（Ｌ）のような溝型アイソレーションを完
成できる。これに、NMISトランジスタ（３）、PMISトラ
ンジスタ（４）を常法により形成すれば、第１図の半導
体装置を完成できる。
ン49,49を充填しかつ表面にSiO2膜50,50を形成すること
により、同図（Ｌ）のような溝型アイソレーションを完
成できる。これに、NMISトランジスタ（３）、PMISトラ
ンジスタ（４）を常法により形成すれば、第１図の半導
体装置を完成できる。
本例よれば、第２の溝46,46をセルフアラインよって形
成しているので、第１の溝38,38に対するマスク位置合
せが不要であり、高精度かつ微細な溝型アイソレーショ
ンを形成できる。
成しているので、第１の溝38,38に対するマスク位置合
せが不要であり、高精度かつ微細な溝型アイソレーショ
ンを形成できる。
（１）溝型アイソレーションの側面全にわたってチャネ
ルストッパとしての不純物層を形成しているので、寄生
チャンネルを効果的に防止でき、リーク電流を防止して
回路素子の特性向上を達成できる。
ルストッパとしての不純物層を形成しているので、寄生
チャンネルを効果的に防止でき、リーク電流を防止して
回路素子の特性向上を達成できる。
（２）溝型アイソレーションの両側面には異なる導電型
の不純物層を形成しているので、相補型MISFETの各MISF
ETにおける寄生チャネルを有効に防止できる。
の不純物層を形成しているので、相補型MISFETの各MISF
ETにおける寄生チャネルを有効に防止できる。
（３）溝型アイソレーションの両側の不純物層が異なる
導電型であるため、不純物層を通してのリーク電流を確
実に防止でき、結晶欠陥に対しても有効である。
導電型であるため、不純物層を通してのリーク電流を確
実に防止でき、結晶欠陥に対しても有効である。
（４）溝を深く形成しかつ前述の寄生チャネル防止効果
が得られることにより、相補型MISFETにおけるラッチア
ップ防止に効果がある。
が得られることにより、相補型MISFETにおけるラッチア
ップ防止に効果がある。
（５）第１の溝を形成してその側面の不純物層を形成し
た後、第２の溝を形成してその側面の不純物層を形成し
ているので、各不純物層を独立して形成することがで
き、特に両不純物層の導電型が異なる場合にも容易に形
成できる。
た後、第２の溝を形成してその側面の不純物層を形成し
ているので、各不純物層を独立して形成することがで
き、特に両不純物層の導電型が異なる場合にも容易に形
成できる。
（６）第1,第２の溝は一部が重なるように形成している
ので、重なる寸法をコントロールすることにより溝型ア
イソレーションの幅を適宣に調整できる。
ので、重なる寸法をコントロールすることにより溝型ア
イソレーションの幅を適宣に調整できる。
（７）第１の溝を形成したマスクを利用してセルフアラ
イン法で第２の溝を形成しているので、第１、第２の溝
のマスク位置合せは不要であり高精度かつ微細な溝型ア
イソレーションを形成できる。
イン法で第２の溝を形成しているので、第１、第２の溝
のマスク位置合せは不要であり高精度かつ微細な溝型ア
イソレーションを形成できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１の溝と
第２の溝の夫々の深さは同一である必要はなく、少なく
ともウェルよりも深く形成してウェルの全深さにわたっ
て不純物層が形成されればよい。また、PMISFETにおい
ては寄生チャネルが発生し難しいので、PMISFET側の不
純物層はこれを省略してもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１の溝と
第２の溝の夫々の深さは同一である必要はなく、少なく
ともウェルよりも深く形成してウェルの全深さにわたっ
て不純物層が形成されればよい。また、PMISFETにおい
ては寄生チャネルが発生し難しいので、PMISFET側の不
純物層はこれを省略してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である相補型MISFETに適用
した場合ついて説明したが、それに限定されるものでは
なく、MIS型半導体装置はもとよりバイポーラ型半導体
装置等半導体装置一般に適用でき、更にエピタキシャル
基板と組合わせる等種々の応用が期待できる。
をその背景となった利用分野である相補型MISFETに適用
した場合ついて説明したが、それに限定されるものでは
なく、MIS型半導体装置はもとよりバイポーラ型半導体
装置等半導体装置一般に適用でき、更にエピタキシャル
基板と組合わせる等種々の応用が期待できる。
第１図は本発明の一実施例装置の破断斜視図、 第２図（Ａ）〜（Ｈ）は本発明の製造方法の一実施例の
工程断面図、 第３図（Ａ）〜（Ｌ）は製造方法の他の実施例の工程断
面図、 第４図は従来の不具合を説明するための破断斜視図、 第５図は第４図における寄生チャネルを示す等価回路図
である。 １……シリコン基板、２……溝型アイソレーション、３
……NMISFET、４……PMISFET、５……Ｐ型ウェル、12,1
2a,12b……SiO2膜、13……ポリシリコン、14……SiO
2膜、15……Ｐ型不純物層、20……SiO2膜、21……Si3N4
膜、22……CVDSiO2膜、23……第１の溝、24……Si3N
4膜、25……CVDSiO2膜、26……第２の溝、31……シリコ
ン基板、32……SiO2膜、33……Si3N4膜、34……低圧CVD
SiO2膜、35……第1Al膜、36……レジスト、37……第2Al
膜、38……第１の溝、39……Ｎ型不純物層、41……Ｐ型
ウェル、43……サイドウォール、44……第3Al層、45…
…ECRプラズマSiO2膜、46……第２の溝、47……Ｐ型不
純物層。
工程断面図、 第３図（Ａ）〜（Ｌ）は製造方法の他の実施例の工程断
面図、 第４図は従来の不具合を説明するための破断斜視図、 第５図は第４図における寄生チャネルを示す等価回路図
である。 １……シリコン基板、２……溝型アイソレーション、３
……NMISFET、４……PMISFET、５……Ｐ型ウェル、12,1
2a,12b……SiO2膜、13……ポリシリコン、14……SiO
2膜、15……Ｐ型不純物層、20……SiO2膜、21……Si3N4
膜、22……CVDSiO2膜、23……第１の溝、24……Si3N
4膜、25……CVDSiO2膜、26……第２の溝、31……シリコ
ン基板、32……SiO2膜、33……Si3N4膜、34……低圧CVD
SiO2膜、35……第1Al膜、36……レジスト、37……第2Al
膜、38……第１の溝、39……Ｎ型不純物層、41……Ｐ型
ウェル、43……サイドウォール、44……第3Al層、45…
…ECRプラズマSiO2膜、46……第２の溝、47……Ｐ型不
純物層。
Claims (1)
- 【請求項１】半導体基板に形成した深い溝内を絶縁処理
して素子分離用の溝型アイソレーションを形成し、前記
溝を挟んでその両側に異なる導電型の半導体素子を形成
するに際し、次の（Ａ）〜（Ｉ）の各工程を具備するこ
とを特徴とする半導体装置の製造方法。 （Ａ）第１導電型の半導体基板上の全面にSiO２膜、Si
３Ｎ４膜、CVDSiO２膜および第1Al膜を順次形成した
後、前記第1Al膜上に形成したレジストをマスクにした
等方性エッチングにより、前記1Al膜、CVDSiO２膜およ
びSi３Ｎ４膜をそれらの幅が前記レジストの幅よりも小
さくなるようにエッチングする工程。 （Ｂ）前記半導体基板上の全面に第2Al膜を形成し、前
記レジストをその上の前記第2Al膜と共に除去した後、
前記半導体基板上に残った第2Al膜および前記レジスト
の下の前記第1Al膜をマスクとして前記レジストのひさ
しに相当する部位の前記SiO２膜および半導体基板を異
方性エッチングして第１の溝を形成する工程。 （Ｃ）前記第１、第2Al膜を除去し、前記第１の溝内に
第１導電型の不純物を拡散してチャネルストッパ層とし
ての第１導電型不純物層を形成した後、前記第１の溝内
を酸化して前記第１導電型不純物層の表面にSiO２膜を
形成する工程。 （Ｄ）前記CVDSiO２膜をイオン打込みのマスクとして前
記半導体基板に第２導電型の不純物を拡散し、前記第１
の溝よりも浅い領域に第２導電型のウエルを形成する工
程。 （Ｅ）前記半導体基板上の全面にポリシリコンを形成し
て前記第１の溝内に充填させ、しかる後、前記ポリシリ
コンを異方性エッチングすることにより、前記CVDSiO２
膜の両側壁にポリシリコンが充填された前記第１の溝の
両側よりも若干内側に位置するポリシリコンのサイドウ
ォールを形成する工程。 （Ｆ）前記半導体基板上の全面に第3Al膜およびECRプラ
ズマ法によるSiO２膜を順次形成し、前記ECRプラズマ法
によるSiO２膜をウェットエッチングすることにより、
前記サイドウォールの両側に窓を開口した後、前記ECR
プラズマ法によるSiO２膜をマスクにして前記窓内の前
記第3Al膜をエッチングし、その後、前記ECRプラズマ法
によるSiO２膜を除去する工程。 （Ｇ）前記半導体基板上に残った前記第3Al膜をマスク
にして前記半導体基板を異方性エッチングすることによ
り、その一部が前記第１の溝と重なる領域に第２の溝を
形成する工程。 （Ｈ）前記第２の溝内に第２導電型の不純物を拡散して
チャネルストッパ層としての第２導電型不純物層を形成
し、さらに前記第２の溝内を酸化して前記第２導電型不
純物層の表面にSiO２膜を形成する工程。 （Ｉ）前記第3Al膜、前記サイドウォール、前記CVDSiO
２膜および前記Si３Ｎ４膜を除去した後、ポリシリコン
をエッチバッグして前記第２の溝内に充填させ、しかる
後、前記ポリシリコンの表面にSiO２膜を形成して溝型
アイソレーションを完成させる工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259152A JPH0665221B2 (ja) | 1984-12-10 | 1984-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259152A JPH0665221B2 (ja) | 1984-12-10 | 1984-12-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61137341A JPS61137341A (ja) | 1986-06-25 |
| JPH0665221B2 true JPH0665221B2 (ja) | 1994-08-22 |
Family
ID=17330056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59259152A Expired - Lifetime JPH0665221B2 (ja) | 1984-12-10 | 1984-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0665221B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088168A (ja) * | 2005-09-21 | 2007-04-05 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772092B2 (ja) * | 1988-02-10 | 1995-08-02 | 日本特殊陶業株式会社 | 低温焼成基板 |
| JPH02148864A (ja) * | 1988-11-30 | 1990-06-07 | Sony Corp | 半導体装置の製造方法 |
| JP2003142674A (ja) | 2001-11-07 | 2003-05-16 | Toshiba Corp | Ｍｏｓ型固体撮像装置 |
-
1984
- 1984-12-10 JP JP59259152A patent/JPH0665221B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007088168A (ja) * | 2005-09-21 | 2007-04-05 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61137341A (ja) | 1986-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |