JPH0666062B2 - シーケンス制御装置 - Google Patents
シーケンス制御装置Info
- Publication number
- JPH0666062B2 JPH0666062B2 JP57174496A JP17449682A JPH0666062B2 JP H0666062 B2 JPH0666062 B2 JP H0666062B2 JP 57174496 A JP57174496 A JP 57174496A JP 17449682 A JP17449682 A JP 17449682A JP H0666062 B2 JPH0666062 B2 JP H0666062B2
- Authority
- JP
- Japan
- Prior art keywords
- control
- time
- slave
- information
- cpu
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0421—Multiprocessor system
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Control Or Security For Electrophotography (AREA)
- Multi Processors (AREA)
- Control By Computers (AREA)
Description
【発明の詳細な説明】 本発明は、中央演算処理装置（以下CPUと称する）を用
いたシーケンス制御装置に関する。
いたシーケンス制御装置に関する。
従来、マイクロプロセッサにより複写機等のシーケンス
制御を実行する際、主なるマスタCPUにより入出力制御
あるいはフラグ等の制御情報の管理を行つていた。その
ため、出力状態あるいはフラグ等を一定時間オンさせる
ためには、マスタCPUにおいてタイマを設定し、一定時
間後にオフとしていた。しかしながら、マスタCPUで入
出力あるいはフラグ等の実行をしていたため、出力ポー
トあるいはフラグ類等におけるタイマを設定する場合、
マスタCPUにより時間をカウントしなければならなかつ
た。そのため、マスタCPUの負担が多く、プログラムも
複雑となる欠点があつた。
制御を実行する際、主なるマスタCPUにより入出力制御
あるいはフラグ等の制御情報の管理を行つていた。その
ため、出力状態あるいはフラグ等を一定時間オンさせる
ためには、マスタCPUにおいてタイマを設定し、一定時
間後にオフとしていた。しかしながら、マスタCPUで入
出力あるいはフラグ等の実行をしていたため、出力ポー
トあるいはフラグ類等におけるタイマを設定する場合、
マスタCPUにより時間をカウントしなければならなかつ
た。そのため、マスタCPUの負担が多く、プログラムも
複雑となる欠点があつた。
本発明の目的は、上述した欠点に鑑み、プログラムの簡
単なシーケンス制御装置を提供することにある。
単なシーケンス制御装置を提供することにある。
本発明は、マスタCPUが制御対象を示す第１の情報とそ
のオン時間を示す第２の情報を含む共通のフォーマット
の制御情報を複数のスレーブCPUに送出します。そし
て、それぞれのスレーブCPUはその制御情報を記憶部に
記憶し、第１情報の示す制御対象をオンし、クロック信
号発生手段からのクロック信号によるタイマ割込により
時間カウントし、第２情報の示す時間をカウントすると
制御対象をオフする。
のオン時間を示す第２の情報を含む共通のフォーマット
の制御情報を複数のスレーブCPUに送出します。そし
て、それぞれのスレーブCPUはその制御情報を記憶部に
記憶し、第１情報の示す制御対象をオンし、クロック信
号発生手段からのクロック信号によるタイマ割込により
時間カウントし、第２情報の示す時間をカウントすると
制御対象をオフする。
このことにより、マスタCPUが各スレーブCPUに時間を示
す第２情報を与え、しかもスレーブCPUが時間カウント
の基準となるクロック発生手段からのクロック信号によ
るタイマ割込より時間カウントするので、マスタCPU
が、複数のスレーブCPUが行う入出力制御の時間管理を
行う必要がない。スレーブCPUが外部の基準クロックに
よるタイマ割込により時間カウントするので、複数種類
のスレーブCPUがあった場合にも各スレーブCPUにより時
間のカウントがばらつくことがなく、マスタCPUが時間
管理しなくても正確な時間の入出力制御を実現できる。
加えて、共通フォーマットを使用することによりマスタ
CPUの処理を簡単にすることができる。その結果、 このようにした本発明装置によれば、Ｉ／Ｏポートある
いはソフトフラグ等のタイマ管理をスレーブCPUに独立
に実行させることにより、マスタCPUはタイマセツトの
みで、非同期にスレーブCPUがタイマの時刻情報をカウ
ンタすることができ、マスタCPUの負担が少なくなり、
能率も向上する。
す第２情報を与え、しかもスレーブCPUが時間カウント
の基準となるクロック発生手段からのクロック信号によ
るタイマ割込より時間カウントするので、マスタCPU
が、複数のスレーブCPUが行う入出力制御の時間管理を
行う必要がない。スレーブCPUが外部の基準クロックに
よるタイマ割込により時間カウントするので、複数種類
のスレーブCPUがあった場合にも各スレーブCPUにより時
間のカウントがばらつくことがなく、マスタCPUが時間
管理しなくても正確な時間の入出力制御を実現できる。
加えて、共通フォーマットを使用することによりマスタ
CPUの処理を簡単にすることができる。その結果、 このようにした本発明装置によれば、Ｉ／Ｏポートある
いはソフトフラグ等のタイマ管理をスレーブCPUに独立
に実行させることにより、マスタCPUはタイマセツトの
みで、非同期にスレーブCPUがタイマの時刻情報をカウ
ンタすることができ、マスタCPUの負担が少なくなり、
能率も向上する。
以下、図面に基づいて本発明を詳細に説明する。
第１図に本発明を実現するためのプロセツサ構成を示
す。ここで、マスタCPU11は、例えばインテル社|8085、
スレーブCPU21,22および23は同じくインテル社|8741に
よるCPUである。これらのCPUは、インテル社シングルボ
ードコンピユータSBC569を使つている。本発明の実施例
では、これらのコンピユータを、例えば複写機の制御用
として使つており、第１スレーブCPU21は操作部の入出
力を制御し、第２スレーブCPU22は原稿読取り用のリー
ダを制御し、第３スレーブCPU23はプリンタの入出力を
制御する。両スレーブCPU22および23には、それぞれ、
４個のＩ／Ｏエキスパンダ31〜37および41〜47が具わつ
ている。マスタCPU11は、複数のシーケンス制御タスク
群とこれらタクスを管理するリアルタイムモニタ機能を
有する。マスタCPU11とスレーブCPU21,22および23のそ
れぞれとのＩ／Ｏブロトコルは、各スレーブCPU内にあ
るデータバスバツフア（DBB）を通じて行う。割込み
は、マスタCPU11のRST7.5にプログラムインターバルタ
イマ（|8253−５）51からの20msクロツク割込信号53を
供給することによつて行う。この割込みは、第３図で後
述する実行制御マクロの＠WAITが発せられたときにカウ
ントする割込みである。プログラマブルインターラプト
コントローラ（|8259A）61を介して、スレーブCPU21か
らの割込信号63およびドラムクロツクパルス割込信号65
をマスタCPU11に供給する、スレーブCPU21からの割込信
号63は、操作部（キーボード）71からデータ転送の要求
があつたときに発生する。ドラムクロツクパルス割込信
号65は、プリンタの感光ドラム（図示せず）の回転角に
依存するクロツク割込信号であり、後に述べる第３図の
＠IWAITのマクロ命令が発せられたときにカウントする
割込みである。それにより、シーケンス制御のタイミン
グを決定する。また、両スレーブCPU22および23にもイ
ンターバルタイマ51からの20msクロツク割込信号53を供
給する。これは、第５図の入出力制御マクロ＠TSETが発
せられたとき、両スレーブCPU22および23でカウントす
る割込みである。
す。ここで、マスタCPU11は、例えばインテル社|8085、
スレーブCPU21,22および23は同じくインテル社|8741に
よるCPUである。これらのCPUは、インテル社シングルボ
ードコンピユータSBC569を使つている。本発明の実施例
では、これらのコンピユータを、例えば複写機の制御用
として使つており、第１スレーブCPU21は操作部の入出
力を制御し、第２スレーブCPU22は原稿読取り用のリー
ダを制御し、第３スレーブCPU23はプリンタの入出力を
制御する。両スレーブCPU22および23には、それぞれ、
４個のＩ／Ｏエキスパンダ31〜37および41〜47が具わつ
ている。マスタCPU11は、複数のシーケンス制御タスク
群とこれらタクスを管理するリアルタイムモニタ機能を
有する。マスタCPU11とスレーブCPU21,22および23のそ
れぞれとのＩ／Ｏブロトコルは、各スレーブCPU内にあ
るデータバスバツフア（DBB）を通じて行う。割込み
は、マスタCPU11のRST7.5にプログラムインターバルタ
イマ（|8253−５）51からの20msクロツク割込信号53を
供給することによつて行う。この割込みは、第３図で後
述する実行制御マクロの＠WAITが発せられたときにカウ
ントする割込みである。プログラマブルインターラプト
コントローラ（|8259A）61を介して、スレーブCPU21か
らの割込信号63およびドラムクロツクパルス割込信号65
をマスタCPU11に供給する、スレーブCPU21からの割込信
号63は、操作部（キーボード）71からデータ転送の要求
があつたときに発生する。ドラムクロツクパルス割込信
号65は、プリンタの感光ドラム（図示せず）の回転角に
依存するクロツク割込信号であり、後に述べる第３図の
＠IWAITのマクロ命令が発せられたときにカウントする
割込みである。それにより、シーケンス制御のタイミン
グを決定する。また、両スレーブCPU22および23にもイ
ンターバルタイマ51からの20msクロツク割込信号53を供
給する。これは、第５図の入出力制御マクロ＠TSETが発
せられたとき、両スレーブCPU22および23でカウントす
る割込みである。
以上のプロセツサ構成により、本シーケンス制御装置を
構成し、その機能には大別して、リアルタイム平行処理
と入出力制御機能とがある。以後単に、モニタと呼ぶこ
とにする。以下に、本モニタの機能について説明する。
構成し、その機能には大別して、リアルタイム平行処理
と入出力制御機能とがある。以後単に、モニタと呼ぶこ
とにする。以下に、本モニタの機能について説明する。
本モニタは、リアルタイム平行処理機能によつて、種々
のアプリケーシヨンについて必要な処理プログラムをタ
スク単位で設計コーデイングが可能である。本モニタに
おけるタクス走行レベルの多重度は２で、割込レベルお
よびプログラムレベル（Ｐレベル）が対応する。タスク
には、実行，停止および待機の３つの状態があり、電源
投入時にはすべて停止状態にある。タスクの実行はENTR
マクロによりなされ、実行中WAITマクロにて、事象の完
了待ちの状態となりうる。また、実際にはタスクは割込
みによつても実行を待機させられるが、いずれの場合で
も要因の解除によつて自動的に再開される。Ｐレベルタ
クス内では、前述のリアルタイム並行処理は可能であ
り、１つのタスクが停止あるいは待機となつたときの
み、モニタのラウンドロビンスキヤニング（順番にタス
ク要求があるか否かを入力ポート、メモリフラグでチエ
ツクすること）によつて、次の要求タスクが順次起動さ
れ実行状態となる。
のアプリケーシヨンについて必要な処理プログラムをタ
スク単位で設計コーデイングが可能である。本モニタに
おけるタクス走行レベルの多重度は２で、割込レベルお
よびプログラムレベル（Ｐレベル）が対応する。タスク
には、実行，停止および待機の３つの状態があり、電源
投入時にはすべて停止状態にある。タスクの実行はENTR
マクロによりなされ、実行中WAITマクロにて、事象の完
了待ちの状態となりうる。また、実際にはタスクは割込
みによつても実行を待機させられるが、いずれの場合で
も要因の解除によつて自動的に再開される。Ｐレベルタ
クス内では、前述のリアルタイム並行処理は可能であ
り、１つのタスクが停止あるいは待機となつたときの
み、モニタのラウンドロビンスキヤニング（順番にタス
ク要求があるか否かを入力ポート、メモリフラグでチエ
ツクすること）によつて、次の要求タスクが順次起動さ
れ実行状態となる。
第２図にタスクの状態遷移を示す。ここで、実線は各タ
クスが実行制御マクロ（ENTR,STOP,WAIT,IWAIT,ESCP）
を発したときの状態遷移を示し、点線はモニタが自動的
に行う状態遷移を示す。停止状態にあるタスクが他のタ
スクからENTR（エンター）されると実行可能状態とな
る。実行中のタクスがSTOPマクロを発すると停止状態と
なり、WAITあるいはIWAITマクロを発すると待機状態、E
SCP（エスケープ）マクロを発すると実行可能状態とな
る。待機中のタクスがタイムアツプとなると、モニタが
自動的に実行可能状態にする。また、実行可能状態のタ
スクは、モニタの自動的なラウンドロビンスキヤニング
により実行中となる。
クスが実行制御マクロ（ENTR,STOP,WAIT,IWAIT,ESCP）
を発したときの状態遷移を示し、点線はモニタが自動的
に行う状態遷移を示す。停止状態にあるタスクが他のタ
スクからENTR（エンター）されると実行可能状態とな
る。実行中のタクスがSTOPマクロを発すると停止状態と
なり、WAITあるいはIWAITマクロを発すると待機状態、E
SCP（エスケープ）マクロを発すると実行可能状態とな
る。待機中のタクスがタイムアツプとなると、モニタが
自動的に実行可能状態にする。また、実行可能状態のタ
スクは、モニタの自動的なラウンドロビンスキヤニング
により実行中となる。
第３図に実行制御マクロのフオーマツトと機能を示す。
各マクロが各タスクから発せられると、リスタート命令
（RST）よりモニタに制御が移り、モニタが各マクロを
判断し、機能に示された内容を実行する。＠WAITは一定
時間毎のタイマ割込みによりカウントし、＠IWAITは外
部より一定間隔の割込（本実施例では、複写機のドラム
の回転に比例したパルス）により、モニタがカウントす
る。
各マクロが各タスクから発せられると、リスタート命令
（RST）よりモニタに制御が移り、モニタが各マクロを
判断し、機能に示された内容を実行する。＠WAITは一定
時間毎のタイマ割込みによりカウントし、＠IWAITは外
部より一定間隔の割込（本実施例では、複写機のドラム
の回転に比例したパルス）により、モニタがカウントす
る。
入出力制御機能は、入力ポート，出力ポートおよびソフ
トフラグの各ポイントを、ソフトおよびハードの両面に
わたつて、共通に認識するための識別番号（オーデイナ
ル）を付け、これらをオン（ON），オフ（OFF）および
チエツク（CHECK）する入出力制御マクロにより、アプ
リケーシヨンプログラムによる入出力命令あるいはフラ
グ管理が極めて容易なものとしている。すなわち、アプ
リケーシヨンプログラムによる入出力制御マクロ命令を
モニタが受け、その処理情報（ON,OFF,CHECK等）と識別
番号をスレーブCPU21,22,23に転送する。これらのスレ
ーブCPUは、各スレーブCPU内にあるRAM領域に識別番号
に対応する処理情報を記憶し、これを常にリフレツシユ
することによつて入出力制御を実行する。
トフラグの各ポイントを、ソフトおよびハードの両面に
わたつて、共通に認識するための識別番号（オーデイナ
ル）を付け、これらをオン（ON），オフ（OFF）および
チエツク（CHECK）する入出力制御マクロにより、アプ
リケーシヨンプログラムによる入出力命令あるいはフラ
グ管理が極めて容易なものとしている。すなわち、アプ
リケーシヨンプログラムによる入出力制御マクロ命令を
モニタが受け、その処理情報（ON,OFF,CHECK等）と識別
番号をスレーブCPU21,22,23に転送する。これらのスレ
ーブCPUは、各スレーブCPU内にあるRAM領域に識別番号
に対応する処理情報を記憶し、これを常にリフレツシユ
することによつて入出力制御を実行する。
第４図に識別番号（以後オーデイナルと呼ぶ）の概念図
を示す。オーデイナルとは、ハードウエア側で認識する
端子番号，センサ，アクチユエータ等の番号と、ソフト
ウエア上で認識するポート番号,I／Ｏアドレス，ビツト
番号とを対応付けて共通の認識を可能にする番号であ
る。さらに、Ｉ／Ｏポート以外のソフトウエア上のみに
形成されるフラグ類も加え、プロセツサの制御ポイント
全般に拡張した考え方である。第４図で示すように、オ
ーデイナルをスレーブCPU21,22,23のメモリRAM上に割り
当てている。すなわち、RAM上のバイト番号（BYTE NO）
とビツト番号（BIT NO）とを第４図のように決める。本
実施例では、入力ポート（Di），出力ポート（Do）およ
びフラグにそれぞれ４バイト（32ポイント）を割り当て
ている。
を示す。オーデイナルとは、ハードウエア側で認識する
端子番号，センサ，アクチユエータ等の番号と、ソフト
ウエア上で認識するポート番号,I／Ｏアドレス，ビツト
番号とを対応付けて共通の認識を可能にする番号であ
る。さらに、Ｉ／Ｏポート以外のソフトウエア上のみに
形成されるフラグ類も加え、プロセツサの制御ポイント
全般に拡張した考え方である。第４図で示すように、オ
ーデイナルをスレーブCPU21,22,23のメモリRAM上に割り
当てている。すなわち、RAM上のバイト番号（BYTE NO）
とビツト番号（BIT NO）とを第４図のように決める。本
実施例では、入力ポート（Di），出力ポート（Do）およ
びフラグにそれぞれ４バイト（32ポイント）を割り当て
ている。
第５図にこれらのオーデイナルを制御する入出力制御マ
クロ命令を示す。スレーブCPU21〜23は第５図のマクロ
パラメータで第1,第2,……として認識される。各タスク
がこれらの入出力制御マクロを発すると、モニタがその
マクロ命令を解読して機能で示された内容を実行する。
すなわち、モニタからスレーブCPU21〜23にこれらの情
報を引渡し、スレーブCPU21〜23がRAM上のオーデイナル
を制御する。情報の引渡しは、マスタCPU11からスレー
ブCPU21〜23への割込みにより行われるが、スレーブCPU
21〜23では割込みレベル以外のプログラムレベルでRAM
上の情報を常にＩ／Ｏポートにリフレツシユすることに
より（Di,Doのみ）入出力制御を行つている。第５図
で、＠TSETはオーデイナルを指定された時間だけオンす
るマクロ命令であり、各タスクはこのマクロ命令を発し
たのちオーデイナルのオフまで待つ必要はない。＠TSET
の命令を受けたスレーブCPUは指定のオーデイナルをオ
ンし、T1端子（第１図）のタイマ割込みにより時間をカ
ウントし、指定時間後オーデイナルをオフする。したが
つて、各タスクはマスタCPU11で実行されるので時間を
カウントする必要はなく、複数のタイマの設定が可能で
ある。以上の入出力マクロ命令により、各タスクはＩ／
Ｏポート，ソフトフラグにかかわらず、統一的な入出力
制御を実現するものである。
クロ命令を示す。スレーブCPU21〜23は第５図のマクロ
パラメータで第1,第2,……として認識される。各タスク
がこれらの入出力制御マクロを発すると、モニタがその
マクロ命令を解読して機能で示された内容を実行する。
すなわち、モニタからスレーブCPU21〜23にこれらの情
報を引渡し、スレーブCPU21〜23がRAM上のオーデイナル
を制御する。情報の引渡しは、マスタCPU11からスレー
ブCPU21〜23への割込みにより行われるが、スレーブCPU
21〜23では割込みレベル以外のプログラムレベルでRAM
上の情報を常にＩ／Ｏポートにリフレツシユすることに
より（Di,Doのみ）入出力制御を行つている。第５図
で、＠TSETはオーデイナルを指定された時間だけオンす
るマクロ命令であり、各タスクはこのマクロ命令を発し
たのちオーデイナルのオフまで待つ必要はない。＠TSET
の命令を受けたスレーブCPUは指定のオーデイナルをオ
ンし、T1端子（第１図）のタイマ割込みにより時間をカ
ウントし、指定時間後オーデイナルをオフする。したが
つて、各タスクはマスタCPU11で実行されるので時間を
カウントする必要はなく、複数のタイマの設定が可能で
ある。以上の入出力マクロ命令により、各タスクはＩ／
Ｏポート，ソフトフラグにかかわらず、統一的な入出力
制御を実現するものである。
第１図は本発明によるシーケンス制御装置を実現するた
めのプロセツサ構成を示すブロツク図、第２図はタスク
の状態遷移図、第３図は実行制御マクロのフオーマツト
および機能を説明するための線図、第４図は識別番号
（オーデイナル）の概念図、第５図は入出力制御マクロ
命令を説明するための線図である。 11……マスタCPU、 21〜23……スレーブCPU、 51……インターバルタイマ、 53……クロツク割込信号、 61……プログラマブルインターラプトコントローラ、 63……割込信号、 65……ドラムクロツクパルス割込信号。
めのプロセツサ構成を示すブロツク図、第２図はタスク
の状態遷移図、第３図は実行制御マクロのフオーマツト
および機能を説明するための線図、第４図は識別番号
（オーデイナル）の概念図、第５図は入出力制御マクロ
命令を説明するための線図である。 11……マスタCPU、 21〜23……スレーブCPU、 51……インターバルタイマ、 53……クロツク割込信号、 61……プログラマブルインターラプトコントローラ、 63……割込信号、 65……ドラムクロツクパルス割込信号。
フロントページの続き (56)参考文献 特開 昭54−50329（ＪＰ，Ａ) 特開 昭55−36830（ＪＰ，Ａ) 特開 昭56−86574（ＪＰ，Ａ) 特開 昭55−59579（ＪＰ，Ａ) 特開 昭56−14306（ＪＰ，Ａ) 特開 昭56−42804（ＪＰ，Ａ)
Claims (1)
- 【請求項１】シーケンス制御におけるタスクを管理する
ためのマスタCPUと、前記マスタCPUからの制御情報を記
憶するための記憶部を含み、前記記憶部に記憶した制御
情報に従って入出力制御を行ない、かつ各々異なる制御
対象を制御する複数のスレーブCPUと、 時間カウントの基準となるクロック信号を発生するクロ
ック発生手段とを有し、 前記マスタCPUは、制御対象を示す第１の情報とそのオ
ン時間を示す第２の情報を含む共通のフォーマットの制
御情報を前記複数のスレーブCPUに送出し、 前記複数のスレーブCPU内の１つのスレブCPUは、前記第
１の情報が示す制御対象をオンし、かつ前記クロック発
生手段の発生するクロック信号によるタイマ割込により
前記時間のカウントを行い、前記第２の情報が示す時間
をカウントするとその制御対象をオフすることを特徴と
するシーケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174496A JPH0666062B2 (ja) | 1982-10-06 | 1982-10-06 | シーケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174496A JPH0666062B2 (ja) | 1982-10-06 | 1982-10-06 | シーケンス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965306A JPS5965306A (ja) | 1984-04-13 |
| JPH0666062B2 true JPH0666062B2 (ja) | 1994-08-24 |
Family
ID=15979501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174496A Expired - Lifetime JPH0666062B2 (ja) | 1982-10-06 | 1982-10-06 | シーケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666062B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1253912A (en) * | 1984-11-08 | 1989-05-09 | Masao Hosaka | System for controlling image formation |
| JPS6237318U (ja) * | 1985-08-19 | 1987-03-05 | ||
| JPS63298505A (ja) * | 1987-05-29 | 1988-12-06 | Fanuc Ltd | シ−ケンス制御方式 |
| JP2940171B2 (ja) * | 1991-01-30 | 1999-08-25 | ソニー株式会社 | テープ記録再生装置のサーボ制御装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515722A (en) * | 1978-07-19 | 1980-02-04 | Toshiyuki Oota | Production of whipped cream |
| JPS5559579A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Sequence controller |
| JPS5614306A (en) * | 1979-07-13 | 1981-02-12 | Toshiba Corp | Multicontroller control unit |
| JPS5636702A (en) * | 1979-08-31 | 1981-04-10 | Omron Tateisi Electronics Co | Terminal control system of sequence controller |
| JPS5642804A (en) * | 1979-09-17 | 1981-04-21 | Shinko Electric Co Ltd | Sequence controller |
| JPS56153407A (en) * | 1980-04-30 | 1981-11-27 | Toshiba Corp | Sequential control device |
-
1982
- 1982-10-06 JP JP57174496A patent/JPH0666062B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5965306A (ja) | 1984-04-13 |
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