JPS63298505A - シ−ケンス制御方式 - Google Patents
シ−ケンス制御方式Info
- Publication number
- JPS63298505A JPS63298505A JP13402987A JP13402987A JPS63298505A JP S63298505 A JPS63298505 A JP S63298505A JP 13402987 A JP13402987 A JP 13402987A JP 13402987 A JP13402987 A JP 13402987A JP S63298505 A JPS63298505 A JP S63298505A
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- macro
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- processor
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 7
- 101150004219 MCR1 gene Proteins 0.000 description 1
- 101100206347 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pmh1 gene Proteins 0.000 description 1
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Numerical Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はシーケンス制御方式に係り、特にシーケンスプ
ログラム内の基本命令とマクロ命令を分離し、それぞれ
別々のＣＰＵで非同期に処理を行ってシーケンス制御を
高速で行うシーケンス制御方式に関する。
ログラム内の基本命令とマクロ命令を分離し、それぞれ
別々のＣＰＵで非同期に処理を行ってシーケンス制御を
高速で行うシーケンス制御方式に関する。
〈従来技術〉
数値制御システムにおいてはＮＣ装置からの指令に基づ
いて工作機械の各機械要素が制御される。
いて工作機械の各機械要素が制御される。
そして、ＮＣ装置と工作機械間の信号の授受制御はシー
ケンスプログラムの制御に基づいて行われる。第３図は
シーケンス制御を実行する従来の２ＭＣ装置（プログラ
マブル・マシーン・コントローラ）のブロック図であり
、１１はプロセッサ、１２は制御プログラムメモリ、１
３はシーケンスプログラムメモリ、１４はサブルーチン
メモリ（実際にはメモリ１１〜１４は同一のＲＯＭで構
成されている）、１５はシーケンスプログラムにおける
各命令コードに伴われたオペランドの論理値を記憶する
ＲＡＭ、１６は工作機械との間で信号の授受を行うイン
タフェースであ秒、プロセッサ１１の内部には、たとえ
ば９ビツトのスタックレジスタＳＴＲが設けられている
。
ケンスプログラムの制御に基づいて行われる。第３図は
シーケンス制御を実行する従来の２ＭＣ装置（プログラ
マブル・マシーン・コントローラ）のブロック図であり
、１１はプロセッサ、１２は制御プログラムメモリ、１
３はシーケンスプログラムメモリ、１４はサブルーチン
メモリ（実際にはメモリ１１〜１４は同一のＲＯＭで構
成されている）、１５はシーケンスプログラムにおける
各命令コードに伴われたオペランドの論理値を記憶する
ＲＡＭ、１６は工作機械との間で信号の授受を行うイン
タフェースであ秒、プロセッサ１１の内部には、たとえ
ば９ビツトのスタックレジスタＳＴＲが設けられている
。
シーケンスプログラムはＮＣ装置と工作機械間のデータ
授受を司どる強電回路の機能を命令コードとオペランド
で論理的にプログラムしたもので、たとえば第４図に示
す強電回路の一部であるラダー図は第３図のシーケンス
プログラムメモリ１３内に示すようにプログラムされて
いる。尚、シーケンスプログラム中におけるＲＤ、ＯＲ
，ＡＮＤ。
授受を司どる強電回路の機能を命令コードとオペランド
で論理的にプログラムしたもので、たとえば第４図に示
す強電回路の一部であるラダー図は第３図のシーケンス
プログラムメモリ１３内に示すようにプログラムされて
いる。尚、シーケンスプログラム中におけるＲＤ、ＯＲ
，ＡＮＤ。
ＡＮＤ−ＮＯＴ、０Ｒ−ＮＯＴ、ＲＤ−８ＴＫ。
ＯＲ−ＳＴＫ、ＡＮＤ −ＳＴＫ、ＷＲＴはそれぞれ基
本命令コート、ＡＵＴ、Ｍ３Ｘ、ＭＡＮ・−３ＰＣＷは
オペランドであり、その論理値（１″またはｎＯ″）は
ＲＡＭ１５の所定番地、所定ビットに記憶されている（
実際には各オペランドはＲＡＭ１５の記憶域を示す機械
語に変換されている）。
本命令コート、ＡＵＴ、Ｍ３Ｘ、ＭＡＮ・−３ＰＣＷは
オペランドであり、その論理値（１″またはｎＯ″）は
ＲＡＭ１５の所定番地、所定ビットに記憶されている（
実際には各オペランドはＲＡＭ１５の記憶域を示す機械
語に変換されている）。
又、シーケンスプログラムは上記論理演算等を実行する
基本命令のほかに、各種機能処理、たとえばタイマ処理
、カウンタ処理等の機能処理を行うマクロ命令有してい
る。第４図はタイマ処理のラダー図であり、２１は機能
処理を実行するに当たって必要な条件や機能開始条件を
設定する制御条件設定部であり、機能開始条件をシンボ
ルＡＣＴで代表させて示している。又、２２はサブルー
チン名（ＴＭＲ）及びパラメータ番号（Ｔ ｉ ）を特
定する機能設定部であり、タイマ番号Ｔｉ （ｉ＝１
．２． ・・ｎ）が指示するパラメータ記憶位置にパ
ラメータであるプリセット時間ＴＰと前回比の計時時間
ｔが記憶されている。このタイマ処理を実行するマクロ
命令は ＲＤ ＡＣＴ Ｔ Ｍ ＲＴ １ ＷＲＴ Ｔｉ となる。
基本命令のほかに、各種機能処理、たとえばタイマ処理
、カウンタ処理等の機能処理を行うマクロ命令有してい
る。第４図はタイマ処理のラダー図であり、２１は機能
処理を実行するに当たって必要な条件や機能開始条件を
設定する制御条件設定部であり、機能開始条件をシンボ
ルＡＣＴで代表させて示している。又、２２はサブルー
チン名（ＴＭＲ）及びパラメータ番号（Ｔ ｉ ）を特
定する機能設定部であり、タイマ番号Ｔｉ （ｉ＝１
．２． ・・ｎ）が指示するパラメータ記憶位置にパ
ラメータであるプリセット時間ＴＰと前回比の計時時間
ｔが記憶されている。このタイマ処理を実行するマクロ
命令は ＲＤ ＡＣＴ Ｔ Ｍ ＲＴ １ ＷＲＴ Ｔｉ となる。
〈発明が解決しようとしている問題点〉シーケンスプロ
グラムは上記基本命令とマクロ命令とが第６図に示すよ
うに混在して構成されており、順次指令順に基本命令、
マクロ命令を実行するものである。そして、マクロ命令
の場合は常に該マクロ命令に基づく処理を実行し、その
処理結果を得てから次の基本命令を実行するものである
。
グラムは上記基本命令とマクロ命令とが第６図に示すよ
うに混在して構成されており、順次指令順に基本命令、
マクロ命令を実行するものである。そして、マクロ命令
の場合は常に該マクロ命令に基づく処理を実行し、その
処理結果を得てから次の基本命令を実行するものである
。
ところで、シーケンス制御においては必ずしもマクロ命
令に基づく処理結果が得られなくても以降の基本命令を
実行し、マクロの処理結果が得られた時点で該処理結果
に基づいたシーケンス制御を実行できればよい場合が多
い。
令に基づく処理結果が得られなくても以降の基本命令を
実行し、マクロの処理結果が得られた時点で該処理結果
に基づいたシーケンス制御を実行できればよい場合が多
い。
しかし、従来のシーケンス制御においては処理結果待ち
が不要なマクロについても処理結果が得られるの待って
から次の基本命令を実行するようにしているためマクロ
の処理結果待ちに要する時間が長くなり、シーケンス制
御を高速で行えないという問題があった。
が不要なマクロについても処理結果が得られるの待って
から次の基本命令を実行するようにしているためマクロ
の処理結果待ちに要する時間が長くなり、シーケンス制
御を高速で行えないという問題があった。
以上から、本発明の目的はマクロ命令が存在する場合で
あっても高速のシーケンス制御が行えるシーケンス制御
方式を提供することである。
あっても高速のシーケンス制御が行えるシーケンス制御
方式を提供することである。
く問題点を解決するための手段〉
第１図は本発明にかかるＰＭＣ装置のブロック図である
。
。
５１はＰＭＣ装置本体部、５１ａはプロセッサ、５１ｂ
はＲＯＭ、５１ｃはＲＡＭ、５２はビット単位の処理を
高速で実行できるビット・オペレージシン用のプロセッ
サ、５３は共通ＲＡＭである。
はＲＯＭ、５１ｃはＲＡＭ、５２はビット単位の処理を
高速で実行できるビット・オペレージシン用のプロセッ
サ、５３は共通ＲＡＭである。
く作用〉
シーケンスプログラムＳＰＲを基本命令とマク四制御コ
ードとで作成すると共に各種マクロＭ ＣＲをＲＯＭ５
ｌ ｂに記憶させておく。ビット・オペレージ１ン用
のプロセッサ５２はシーケンスプログラムＳＰＲの先頭
から順次基本命令を実行すると共に、マク四制御コード
が検出され＼ば、マクロ実行用の制御情報を共通ＲＡＭ
５３にスタックし、プロセッサ５１ａはスタックされた
制御情報を取り出してＲＯＭ５ ｌ ｂに記憶されてい
るマクロを用いて所定のマク四処理を、ビット／オペレ
ージ嘗ン用のプロセッサ５２による基本命令とは非同期
で実行する。
ードとで作成すると共に各種マクロＭ ＣＲをＲＯＭ５
ｌ ｂに記憶させておく。ビット・オペレージ１ン用
のプロセッサ５２はシーケンスプログラムＳＰＲの先頭
から順次基本命令を実行すると共に、マク四制御コード
が検出され＼ば、マクロ実行用の制御情報を共通ＲＡＭ
５３にスタックし、プロセッサ５１ａはスタックされた
制御情報を取り出してＲＯＭ５ ｌ ｂに記憶されてい
るマクロを用いて所定のマク四処理を、ビット／オペレ
ージ嘗ン用のプロセッサ５２による基本命令とは非同期
で実行する。
〈実施例〉
第１図は本発明にかかるＰＭＣ装置のブロック図である
。
。
５１はＰＭＣ装置本体部であり、プロセッサ５１ａ、管
理ソフトウェアＭＰＲ，各種マクロＭＣＲ１シーケンス
プログラムＳＰＲを記憶するＲＯＭ５１ｂ、処理結果等
を記憶するワークＲＡＭ５１Ｃ等を有している。５２は
ビット単位の論理演算やビット単位のり−ド／ライト等
の処理を高速で実行できるビット・オペレーション用の
ブロセｙす、５３はＰＭＣ装置のプロセッサ５１ａとビ
・ソト・オペレーション用プロセッサ５２とから共通に
アクセス可能な共通ＲＡＭである。尚、ビット・オペレ
ーション用プロセッサ５２は図示しないが処理結果を記
憶するワークＲＡＭを有し、該処理結果をＮＣ装置や工
作機械にインタフェースを介して出力すると共に、ＮＣ
装置や工作機械からのデジタルデータを読み取ってワー
クＲＡＭに記憶するようになっている。
理ソフトウェアＭＰＲ，各種マクロＭＣＲ１シーケンス
プログラムＳＰＲを記憶するＲＯＭ５１ｂ、処理結果等
を記憶するワークＲＡＭ５１Ｃ等を有している。５２は
ビット単位の論理演算やビット単位のり−ド／ライト等
の処理を高速で実行できるビット・オペレーション用の
ブロセｙす、５３はＰＭＣ装置のプロセッサ５１ａとビ
・ソト・オペレーション用プロセッサ５２とから共通に
アクセス可能な共通ＲＡＭである。尚、ビット・オペレ
ーション用プロセッサ５２は図示しないが処理結果を記
憶するワークＲＡＭを有し、該処理結果をＮＣ装置や工
作機械にインタフェースを介して出力すると共に、ＮＣ
装置や工作機械からのデジタルデータを読み取ってワー
クＲＡＭに記憶するようになっている。
シーケンスプログラムＳＰＲは第２図に示すように基本
命令群ＢＣＭ ｉ （ｉ ＝１．２． ・・・）と
マクロ制御コードＭＣＤｊ （ｊ＝１．２． ・・
）で構成されており、マクロ制御コードＭＣＤｊには （１）マクロ処理／ビット処理の区別をするためのＣ／
Ｂ情報、 （ｉｉｌ Ｐ Ｍ ｃ装置本体に対して割込要求を送出
するかどうかを示すＩＲＱ情報、 （ｉｉＤビット・オペレーション用プロセッサ５２がマ
クロの処理結果を待つ必要があるかどうかを示すウェイ
ト情報、 Ｇｖｌ実行すべきマクロのマクロ番号等が含まれている
。
命令群ＢＣＭ ｉ （ｉ ＝１．２． ・・・）と
マクロ制御コードＭＣＤｊ （ｊ＝１．２． ・・
）で構成されており、マクロ制御コードＭＣＤｊには （１）マクロ処理／ビット処理の区別をするためのＣ／
Ｂ情報、 （ｉｉｌ Ｐ Ｍ ｃ装置本体に対して割込要求を送出
するかどうかを示すＩＲＱ情報、 （ｉｉＤビット・オペレーション用プロセッサ５２がマ
クロの処理結果を待つ必要があるかどうかを示すウェイ
ト情報、 Ｇｖｌ実行すべきマクロのマクロ番号等が含まれている
。
以下、第１図の全体的動作を説明する。
システムの電源が投入されるとＰＭＣ装置本体５１のプ
ロセッサ５１ａは管理ソフトウェアＭＰＲの制御に従っ
てＲＯＭ５１ ｂに記憶しであるシーケンスプログラム
ＳＰＲを共通ＲＡＭ５３のシーケンスプログラム記憶域
５３ａに転送する。
ロセッサ５１ａは管理ソフトウェアＭＰＲの制御に従っ
てＲＯＭ５１ ｂに記憶しであるシーケンスプログラム
ＳＰＲを共通ＲＡＭ５３のシーケンスプログラム記憶域
５３ａに転送する。
しかる後、ビット・オペレーション用プロセッサ５２は
シーケンスプログラム記憶域５２ａからシーケンスプロ
グラムＳＰＲを１コマンドづつ読み取り、基本命令であ
れば順次該命令を実行し、処理結果を内蔵のＲＡＭに記
憶する。尚、マクロ制御コマンド前に置かれるマクロの
機能開始条件の１″、”Ｏｎはコントロールレジスタ５
２ａに格納される。
シーケンスプログラム記憶域５２ａからシーケンスプロ
グラムＳＰＲを１コマンドづつ読み取り、基本命令であ
れば順次該命令を実行し、処理結果を内蔵のＲＡＭに記
憶する。尚、マクロ制御コマンド前に置かれるマクロの
機能開始条件の１″、”Ｏｎはコントロールレジスタ５
２ａに格納される。
又、ビット・オペレーション用プロセッサ５２はマクロ
制御コードＭＣＤｊが読み出されればコントロールレジ
スタ５２ｂに記憶すると共に、該マクロ制御コードのウ
ェイト情報の論理をチェックし、Ｏ”であれば（待ちで
なければ）次の命令をシーケンスプログラム記憶域５３
ａから読出して処理を行い、ウェイト情報が１”であれ
ば（待ちであれば）該マクロの処理結果が得られる迄基
本命令の実行を停止する。
制御コードＭＣＤｊが読み出されればコントロールレジ
スタ５２ｂに記憶すると共に、該マクロ制御コードのウ
ェイト情報の論理をチェックし、Ｏ”であれば（待ちで
なければ）次の命令をシーケンスプログラム記憶域５３
ａから読出して処理を行い、ウェイト情報が１”であれ
ば（待ちであれば）該マクロの処理結果が得られる迄基
本命令の実行を停止する。
一方、プロセッサ５１ａは常時コントロールレジスタ５
２ａのＩＲＱ情報記憶位置に”１°” （割込）が記憶
されたか監視している。そして、割込が発生した時、他
のマクロ処理を実行していなければ直ちにコントロール
レジスタ５２’ｂに記憶されているマクロ番号が指示す
るマクロの処理を実行する。一方、他のマクロ処理を実
行していれば、マクロ番号と該マクロにおいて使用する
パラメータ等を含むマクロ制御情報を共通ＲＡＭ５３の
記憶域５．３ ｂに待ち行列としてスタックし、しかる
後中断したマクロ処理を再開する。そして、現在実行し
ているマクロ処理が終了すれば、スタック域５２ｂに記
憶されている待ち行列よりマクロ制御情報を読み取って
待ち行列から削除すると共に、該マクロ制御情報に基づ
いてマクロ処理を開始する。
２ａのＩＲＱ情報記憶位置に”１°” （割込）が記憶
されたか監視している。そして、割込が発生した時、他
のマクロ処理を実行していなければ直ちにコントロール
レジスタ５２’ｂに記憶されているマクロ番号が指示す
るマクロの処理を実行する。一方、他のマクロ処理を実
行していれば、マクロ番号と該マクロにおいて使用する
パラメータ等を含むマクロ制御情報を共通ＲＡＭ５３の
記憶域５．３ ｂに待ち行列としてスタックし、しかる
後中断したマクロ処理を再開する。そして、現在実行し
ているマクロ処理が終了すれば、スタック域５２ｂに記
憶されている待ち行列よりマクロ制御情報を読み取って
待ち行列から削除すると共に、該マクロ制御情報に基づ
いてマクロ処理を開始する。
〈発明の効果〉
以上本発明によれば、シーケンスプログラムを基本命令
とマクロ制御コードとで作成すると共に各種マクロを記
憶させておき、ビット・オペレーション用のプロセッサ
はシーケンスプログラムの先頭から順次基本命令を実行
すると共に、マクロ制御コードが検出され−ば、マクロ
実行用の制御情報を共通ＲＡＭにスタックし、別のプロ
セッサはスタックされた制御情報を取り出してＲＯＭに
記憶されているマクロを用いて所定のマクロ処理をピッ
ト／オペレーション用のプロセッサによる基本命令とは
非同期で実行するように構成したから、高速のシーケン
ス制御が行えるようになった。
とマクロ制御コードとで作成すると共に各種マクロを記
憶させておき、ビット・オペレーション用のプロセッサ
はシーケンスプログラムの先頭から順次基本命令を実行
すると共に、マクロ制御コードが検出され−ば、マクロ
実行用の制御情報を共通ＲＡＭにスタックし、別のプロ
セッサはスタックされた制御情報を取り出してＲＯＭに
記憶されているマクロを用いて所定のマクロ処理をピッ
ト／オペレーション用のプロセッサによる基本命令とは
非同期で実行するように構成したから、高速のシーケン
ス制御が行えるようになった。
第１図は本発明にかかるＰＭＣ装置のブロック図、
第２図はシーケンスプログラムの構成図、第３図は従来
のＰＭＣ装置のブロック図、第４図及び第５図はラダー
図、 第６図は従来のシーケンスプログラムの構成図である。 ５１・・ＰＭＣ装置本体部、 ５１ａ・・プロセッサ、５１ｂ−・ＲＯＭ。 ５２・・ビット・オペレーシヲン用フロセッサ、５３・
・共通ＲＡＭ 特許出願人 ファナック株式会社代理人
弁理士 齋藤千幹第２図 第３図 第４図 第６図
のＰＭＣ装置のブロック図、第４図及び第５図はラダー
図、 第６図は従来のシーケンスプログラムの構成図である。 ５１・・ＰＭＣ装置本体部、 ５１ａ・・プロセッサ、５１ｂ−・ＲＯＭ。 ５２・・ビット・オペレーシヲン用フロセッサ、５３・
・共通ＲＡＭ 特許出願人 ファナック株式会社代理人
弁理士 齋藤千幹第２図 第３図 第４図 第６図
Claims (2)
- （１）基本命令とマクロ命令を順次実行して所定のシー
ケンス処理を行うシーケンス制御方式において、 シーケンスプログラムを基本命令と少なくともマクロを
特定するマクロ制御コードとで作成すると共に各種マク
ロをメモリに記憶させておき、ビット・オペレーション
用のプロセッサにより基本命令を実行すると共に、 前記マクロ制御コードで特定されたマクロを別のプロセ
ッサで基本命令とは非同期で実行することを特徴とする
シーケンス制御方式。 - （２）ビット・オペレーション用のプロセッサによりマ
クロ制御コードが読み取られゝば、マクロ実行用の制御
情報をスタックすると共に、前記別のＣＰＵはスタック
された制御情報を取り出して所定のマクロ処理を実行す
ることを特徴とする特許請求の範囲第１項記載のシーケ
ンス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13402987A JPS63298505A (ja) | 1987-05-29 | 1987-05-29 | シ−ケンス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13402987A JPS63298505A (ja) | 1987-05-29 | 1987-05-29 | シ−ケンス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298505A true JPS63298505A (ja) | 1988-12-06 |
Family
ID=15118712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13402987A Pending JPS63298505A (ja) | 1987-05-29 | 1987-05-29 | シ−ケンス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298505A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012018511A (ja) * | 2010-07-07 | 2012-01-26 | Mitsubishi Electric Corp | 数値制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965306A (ja) * | 1982-10-06 | 1984-04-13 | Canon Inc | シ−ケンス制御装置 |
-
1987
- 1987-05-29 JP JP13402987A patent/JPS63298505A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965306A (ja) * | 1982-10-06 | 1984-04-13 | Canon Inc | シ−ケンス制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012018511A (ja) * | 2010-07-07 | 2012-01-26 | Mitsubishi Electric Corp | 数値制御装置 |
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