JPH0666263B2 - Ｉｉｉ−ｖ化合物半導体／絶縁体／ｉｉｉ−ｖ化合物半導体積層構造 - Google Patents
Ｉｉｉ−ｖ化合物半導体／絶縁体／ｉｉｉ−ｖ化合物半導体積層構造Info
- Publication number
- JPH0666263B2 JPH0666263B2 JP60283882A JP28388285A JPH0666263B2 JP H0666263 B2 JPH0666263 B2 JP H0666263B2 JP 60283882 A JP60283882 A JP 60283882A JP 28388285 A JP28388285 A JP 28388285A JP H0666263 B2 JPH0666263 B2 JP H0666263B2
- Authority
- JP
- Japan
- Prior art keywords
- iii
- compound semiconductor
- insulator
- laminated structure
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Formation Of Insulating Films (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体／絶縁体／半導体積層構造に関する。
（従来の技術） 従来、半導体・絶縁体膜積層構造は、ビームアニール技
術を用いたSOI（セミコンダクタ オンインシュレータ:
Semiconductor on Insulator）構造として、シリコン
を対象に作成されて来た。この際、絶縁体膜が単結晶で
あればSOI構造を、より容易に作成することが可能にな
る。シリコンの場合ではマグネシアスピネル（MgO・Al2
O3）や弗化カルシウム（CaF2）を基板上にエピタキシャ
ル成長させ、その上に単結晶シリコンを成長させてい
る。
術を用いたSOI（セミコンダクタ オンインシュレータ:
Semiconductor on Insulator）構造として、シリコン
を対象に作成されて来た。この際、絶縁体膜が単結晶で
あればSOI構造を、より容易に作成することが可能にな
る。シリコンの場合ではマグネシアスピネル（MgO・Al2
O3）や弗化カルシウム（CaF2）を基板上にエピタキシャ
ル成長させ、その上に単結晶シリコンを成長させてい
る。
（発明が解決しようとする問題点） しかし、マグネシアスピネルのエピタキシャル成長温度
は約900℃以上であり、この温度では下地III−Ｖ化合物
半導体の表面が熱損傷を受ける。また、弗化物の熱膨張
係数は約２×10-5K-1で、III−Ｖ化合物半導体の熱膨張
係数、代表的にはガリウム砒素の６×10-6K-1という値
との差が大きく、III−Ｖ化合物半導体と弗化物の界面
には熱歪が生じやすい。さら、、従来の絶縁体とIII−
Ｖ化合物半導体では、イオン性差が大きいため界面に大
きなダイポールが生じ良好な界面が形成されにくい。本
発明の目的は熱損傷・熱歪を避けて形成することが可能
であり、かつ積層界面でのダイポールを抑制した、III
−Ｖ化合物半導体／絶縁体／III−Ｖ化合物半導体積層
構造を提供することにある。
は約900℃以上であり、この温度では下地III−Ｖ化合物
半導体の表面が熱損傷を受ける。また、弗化物の熱膨張
係数は約２×10-5K-1で、III−Ｖ化合物半導体の熱膨張
係数、代表的にはガリウム砒素の６×10-6K-1という値
との差が大きく、III−Ｖ化合物半導体と弗化物の界面
には熱歪が生じやすい。さら、、従来の絶縁体とIII−
Ｖ化合物半導体では、イオン性差が大きいため界面に大
きなダイポールが生じ良好な界面が形成されにくい。本
発明の目的は熱損傷・熱歪を避けて形成することが可能
であり、かつ積層界面でのダイポールを抑制した、III
−Ｖ化合物半導体／絶縁体／III−Ｖ化合物半導体積層
構造を提供することにある。
（問題点を解決するための手段） 本発明においては、III−Ｖ化合物半導体上に窒化アル
ミニウム膜、あるいは窒化アルミニウムと窒化ガリウム
の混晶膜を形成したのち、この上にIII−Ｖ化合物半導
体を積層する。窒化アルミニウム等の絶縁膜を形成する
際には、III−Ｖ化合物半導体の表面劣化を防ぐ必要が
ある。それには、例えば、トリメチルアルミニウムとア
ンモニアを原料にしかつ原子サイクロトロン共鳴プラズ
マを用いるか、あるいはトリメチルアルミニウムとヒド
ラジンを原料とする熱CVD法によって、それぞれ400℃以
上の基板温度で成長を行なえば良い。窒化アルミニウム
・窒化ガリウム混晶の作製には、ガリウム原料、例えば
トリメチルガリウムを上記原料に加えて成長を行えば良
い。
ミニウム膜、あるいは窒化アルミニウムと窒化ガリウム
の混晶膜を形成したのち、この上にIII−Ｖ化合物半導
体を積層する。窒化アルミニウム等の絶縁膜を形成する
際には、III−Ｖ化合物半導体の表面劣化を防ぐ必要が
ある。それには、例えば、トリメチルアルミニウムとア
ンモニアを原料にしかつ原子サイクロトロン共鳴プラズ
マを用いるか、あるいはトリメチルアルミニウムとヒド
ラジンを原料とする熱CVD法によって、それぞれ400℃以
上の基板温度で成長を行なえば良い。窒化アルミニウム
・窒化ガリウム混晶の作製には、ガリウム原料、例えば
トリメチルガリウムを上記原料に加えて成長を行えば良
い。
窒化アルミニウムと窒化ガリウムの混晶を用いる場合、
混晶中に窒化アルミニウムが約40％以上含まれる様にす
るのが好ましい。窒化アルミニウム膜がこれより少ない
と混晶の絶縁性は十分でない。
混晶中に窒化アルミニウムが約40％以上含まれる様にす
るのが好ましい。窒化アルミニウム膜がこれより少ない
と混晶の絶縁性は十分でない。
（作用） 本発明の構造では、上・下の半導体部がIII−Ｖ化合物
材料で構成されるIII−Ｖ化合物半導体／絶縁体／III−
Ｖ化合物半導体積層構造において、中間の絶縁体部まで
もがIII族窒化物、すなわちIII−Ｖ化合物材料で構成さ
れる。本構造の実現には、上部III−Ｖ化合物半導体／
絶縁体間、及び絶縁体／下部III−Ｖ化合物半導体間で
イオン性の差と熱膨張係数の差が小さい必要がある。II
I族窒化物はIII−Ｖ化合物半導体と同じIII−Ｖ化合物
であるため、他の絶縁体材料にくらべ、III−Ｖ化合物
半導体とのイオン性差・熱膨張係数差がともに小さく、
良好なIII−Ｖ化合物半導体−絶縁体界面の形成に有利
である。
材料で構成されるIII−Ｖ化合物半導体／絶縁体／III−
Ｖ化合物半導体積層構造において、中間の絶縁体部まで
もがIII族窒化物、すなわちIII−Ｖ化合物材料で構成さ
れる。本構造の実現には、上部III−Ｖ化合物半導体／
絶縁体間、及び絶縁体／下部III−Ｖ化合物半導体間で
イオン性の差と熱膨張係数の差が小さい必要がある。II
I族窒化物はIII−Ｖ化合物半導体と同じIII−Ｖ化合物
であるため、他の絶縁体材料にくらべ、III−Ｖ化合物
半導体とのイオン性差・熱膨張係数差がともに小さく、
良好なIII−Ｖ化合物半導体−絶縁体界面の形成に有利
である。
（実施例） 本実施例ではIII−Ｖ化合物半導体の一つであるガリウ
ムヒ素（GaAs）基板上に絶縁体膜を形成させた後、基板
と同じGaAsをその上に成長させた。
ムヒ素（GaAs）基板上に絶縁体膜を形成させた後、基板
と同じGaAsをその上に成長させた。
GaAs（111）ウェハを化学的にエッチングする。トリメ
チルガリウム（TMG）とアルシン（AsH3）を原料にしてM
OCVD法によりウェハ上に約1000ÅGaAsを成長させる。こ
れを基板として続けてトリメチルアルミニウム（TM
A），ヒドラジン（N2H4）を原料にして、AlNのMOCVDを
行なう。この時TMA,N2H4温度は20℃，バブル水素流量は
それぞれ毎分5cc,200cc,基板温度は600℃，総流量は毎
分8l,圧力は80Torrに設定し、10分間で厚さ約500ÅのAl
N膜を得た。更に続けてTMG,AsH3を原料にしてMOCVD法に
よりGaAsを成長させることができた。
チルガリウム（TMG）とアルシン（AsH3）を原料にしてM
OCVD法によりウェハ上に約1000ÅGaAsを成長させる。こ
れを基板として続けてトリメチルアルミニウム（TM
A），ヒドラジン（N2H4）を原料にして、AlNのMOCVDを
行なう。この時TMA,N2H4温度は20℃，バブル水素流量は
それぞれ毎分5cc,200cc,基板温度は600℃，総流量は毎
分8l,圧力は80Torrに設定し、10分間で厚さ約500ÅのAl
N膜を得た。更に続けてTMG,AsH3を原料にしてMOCVD法に
よりGaAsを成長させることができた。
窒化アルミニウム，窒化ガリウムの混晶作成にはTMG,TM
A,N2H4を原料にした。TMG,TMA,N2H4温度はそれぞれ−12
℃,20℃,20℃，バブル水素流量はそれぞれ毎分１cc,4c
c,200cc，基板温度は600℃，総流量は毎分8l圧力は80To
rrに設定し、10分間で約500ÅのAl0.6Ga0.4Ｎ0.4を作成
した。
A,N2H4を原料にした。TMG,TMA,N2H4温度はそれぞれ−12
℃,20℃,20℃，バブル水素流量はそれぞれ毎分１cc,4c
c,200cc，基板温度は600℃，総流量は毎分8l圧力は80To
rrに設定し、10分間で約500ÅのAl0.6Ga0.4Ｎ0.4を作成
した。
（発明の効果） 本発明によれば、熱損傷・熱劣化を避け、かつ界面ダイ
ポールを抑制したIII−Ｖ化合物半導体／絶縁体／III−
Ｖ化合物半導体積層構造が実現される。本発明の構造
は、すべてがIII−Ｖ化合物材料からなる、従来にない
新規なものである。本発明により、III−Ｖ化合物半導
体を用いた半導体／絶縁体／半導体（SIS）構造デバイ
スが作製可能になる。また、本発明の積層構造をさらに
積層することにより、III−Ｖ化合物半導体基板上にIII
−Ｖ化合物半導体／絶縁体／III−Ｖ化合物半導体／絶
縁体／III−Ｖ化合物半導体／…という積層構造を構成
することができる。この積層構造により、絶縁体を障壁
層、III−Ｖ化合物半導体を井戸層とする量子井戸構造
デバイスを作製することも可能になる。
ポールを抑制したIII−Ｖ化合物半導体／絶縁体／III−
Ｖ化合物半導体積層構造が実現される。本発明の構造
は、すべてがIII−Ｖ化合物材料からなる、従来にない
新規なものである。本発明により、III−Ｖ化合物半導
体を用いた半導体／絶縁体／半導体（SIS）構造デバイ
スが作製可能になる。また、本発明の積層構造をさらに
積層することにより、III−Ｖ化合物半導体基板上にIII
−Ｖ化合物半導体／絶縁体／III−Ｖ化合物半導体／絶
縁体／III−Ｖ化合物半導体／…という積層構造を構成
することができる。この積層構造により、絶縁体を障壁
層、III−Ｖ化合物半導体を井戸層とする量子井戸構造
デバイスを作製することも可能になる。
Claims (1)
- 【請求項１】III−Ｖ化合物半導体上に、窒化アルミニ
ウム膜または窒化アルミニウム・窒化ガリウム混晶膜、
更にその上にIII−Ｖ化合物半導体を重ねてなることを
特徴とするIII−Ｖ化合物半導体／絶縁体／III−Ｖ化合
物半導体積層構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283882A JPH0666263B2 (ja) | 1985-12-16 | 1985-12-16 | Ｉｉｉ−ｖ化合物半導体／絶縁体／ｉｉｉ−ｖ化合物半導体積層構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283882A JPH0666263B2 (ja) | 1985-12-16 | 1985-12-16 | Ｉｉｉ−ｖ化合物半導体／絶縁体／ｉｉｉ−ｖ化合物半導体積層構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141720A JPS62141720A (ja) | 1987-06-25 |
| JPH0666263B2 true JPH0666263B2 (ja) | 1994-08-24 |
Family
ID=17671397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60283882A Expired - Lifetime JPH0666263B2 (ja) | 1985-12-16 | 1985-12-16 | Ｉｉｉ−ｖ化合物半導体／絶縁体／ｉｉｉ−ｖ化合物半導体積層構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666263B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512565A (ja) * | 1991-07-08 | 1993-01-22 | Sanyo Electric Co Ltd | 電子式キヤツシユレジスタ |
| EP0553856B1 (en) * | 1992-01-31 | 2002-04-17 | Canon Kabushiki Kaisha | Method of preparing a semiconductor substrate |
| JP2022051000A (ja) * | 2020-09-18 | 2022-03-31 | ローム株式会社 | 圧電素子及びその製造方法、並びに、表面弾性波素子及び圧電薄膜共振素子 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027699A (ja) * | 1983-07-22 | 1985-02-12 | Agency Of Ind Science & Technol | 炭火硅素単結晶膜の製造法 |
| JP2616759B2 (ja) * | 1985-01-07 | 1997-06-04 | 株式会社 半導体エネルギー研究所 | 薄膜形成方法 |
| JPS62119939A (ja) * | 1985-11-19 | 1987-06-01 | Sharp Corp | 半導体用絶縁基板 |
-
1985
- 1985-12-16 JP JP60283882A patent/JPH0666263B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62141720A (ja) | 1987-06-25 |
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