JPH066628Y2 - スイッチング回路 - Google Patents
スイッチング回路Info
- Publication number
- JPH066628Y2 JPH066628Y2 JP15023887U JP15023887U JPH066628Y2 JP H066628 Y2 JPH066628 Y2 JP H066628Y2 JP 15023887 U JP15023887 U JP 15023887U JP 15023887 U JP15023887 U JP 15023887U JP H066628 Y2 JPH066628 Y2 JP H066628Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- circuit
- switching circuit
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electronic Switches (AREA)
Description
【考案の詳細な説明】 《産業状の利用分野》 本考案は、代表的にはシュミット回路として知られる様
に入力電圧の大きさにより後段の回路をオン、オフする
スイッチング回路に関するものである。
に入力電圧の大きさにより後段の回路をオン、オフする
スイッチング回路に関するものである。
《従来の技術》 従来のこの種の回路としては前記したように第２図に示
すシュミット回路が代表的なものであり、その動作を簡
単に説明すると入力電圧Ｖｉｎが設定電圧よりも低いと
きには、第一のトランジスタＱ１１は非導通で第二のト
ランジスタＱ１２は導通状態にあり、このとき前記第一
のトランジスタＱ１１は電源電圧Ｖｃｃを分割する抵抗
器Ｒ１２とＲ１３とによる第一の分圧比電圧Ｖ１でバイ
アスされるものとなっている。ここで前記分圧比を越え
る入力電圧がベースに印加されると第一のトランジスタ
Ｑ１１は導通し、これにより抵抗器Ｒ１４を介する第二
のトランジスタＱ１２のベースをアース側電位に向けて
低下させこのトランジスタＱ１２を非導通とする。
すシュミット回路が代表的なものであり、その動作を簡
単に説明すると入力電圧Ｖｉｎが設定電圧よりも低いと
きには、第一のトランジスタＱ１１は非導通で第二のト
ランジスタＱ１２は導通状態にあり、このとき前記第一
のトランジスタＱ１１は電源電圧Ｖｃｃを分割する抵抗
器Ｒ１２とＲ１３とによる第一の分圧比電圧Ｖ１でバイ
アスされるものとなっている。ここで前記分圧比を越え
る入力電圧がベースに印加されると第一のトランジスタ
Ｑ１１は導通し、これにより抵抗器Ｒ１４を介する第二
のトランジスタＱ１２のベースをアース側電位に向けて
低下させこのトランジスタＱ１２を非導通とする。
この非導通により前記抵抗器Ｒ１２は前記第一のトラン
ジスタＱ１１のバイアスと切り離されるので、該トラン
ジスタＱ１１は電源電圧Ａｃｃの抵抗器Ｒ１１とＲ１３
との第二の分圧比電圧Ｖ２となり、入力電圧がこの第二
の分圧比電圧Ｖ２以下となるまで前記トランジスタＱ
１１は導通状態を保つものとなる。ここで第一の分圧比
電圧Ｖ１＞第二の分圧比電圧Ｖ２と設定してヒステリシ
スを得るものである。
ジスタＱ１１のバイアスと切り離されるので、該トラン
ジスタＱ１１は電源電圧Ａｃｃの抵抗器Ｒ１１とＲ１３
との第二の分圧比電圧Ｖ２となり、入力電圧がこの第二
の分圧比電圧Ｖ２以下となるまで前記トランジスタＱ
１１は導通状態を保つものとなる。ここで第一の分圧比
電圧Ｖ１＞第二の分圧比電圧Ｖ２と設定してヒステリシ
スを得るものである。
《考案が解決しようとする問題点》 しかしながら、従来使用されて来たシュミット回路は、
例えばトランジスタＱ１１とＱ１２のエミッタに接続さ
れる抵抗器Ｒ１３が前記第一の分圧比電圧Ｖ１と第二の
分圧比電圧Ｖ２の共有のものとされていることで、例え
ば一方を高い電圧に設定すれば他の一方も必然的に高く
なり、ヒステリシスが設け難く、又、抵抗器Ｒ１４など
も影響して前記した電圧Ｖ１、Ｖ２のそれぞれを正確に
設定するのも困難であった。
例えばトランジスタＱ１１とＱ１２のエミッタに接続さ
れる抵抗器Ｒ１３が前記第一の分圧比電圧Ｖ１と第二の
分圧比電圧Ｖ２の共有のものとされていることで、例え
ば一方を高い電圧に設定すれば他の一方も必然的に高く
なり、ヒステリシスが設け難く、又、抵抗器Ｒ１４など
も影響して前記した電圧Ｖ１、Ｖ２のそれぞれを正確に
設定するのも困難であった。
《問題点を解決するための手段》 本考案は、前記した従来の問題点を解決するための具体
的手段として、入力電圧を判定し後段に接続された回路
に動作を開始させる第一の設定電圧と、動作を停止させ
る前記第一の設定電圧よりも低い第二の設定電圧とを有
するスイッチング回路において、前記第一の設定電圧は
第一の定電圧ダイオードで、前記第二の設定電圧は第二
の定電圧ダイオードでそれぞれ設定され、前記第一の定
電圧ダイオードは前記入力電圧を電源として第一のトラ
ンジスタのコレクタに直列に接続され、前記第二の定電
圧ダイオードは前記入力電圧を電源として前記第一のト
ランジスタのベースに接続され、且つ前記第一のトラン
ジスタの前記コレクタにはサイリスタのカソードが接続
され、該サイリスタのゲートは前記第一の定電圧ダイオ
ードを介して前記入力電圧に、アノードはこのスイッチ
ング回路の電源に接続されると共に第二のトランジスタ
のベースにそれぞれ接続され、前記第二のトランジスタ
のコレクタは前記スイッチング回路の電源に接続されて
出力端子を構成し、前記第二のトランジスタのオン、オ
フによる前記出力端子からの出力により後段の回路を制
御することを特徴とするスイッチング回路を提供するこ
とで、第一の設定電圧と第二の設定電圧を個別に自在に
設定できるようにして、前記した従来の問題点を解決す
るものである。
的手段として、入力電圧を判定し後段に接続された回路
に動作を開始させる第一の設定電圧と、動作を停止させ
る前記第一の設定電圧よりも低い第二の設定電圧とを有
するスイッチング回路において、前記第一の設定電圧は
第一の定電圧ダイオードで、前記第二の設定電圧は第二
の定電圧ダイオードでそれぞれ設定され、前記第一の定
電圧ダイオードは前記入力電圧を電源として第一のトラ
ンジスタのコレクタに直列に接続され、前記第二の定電
圧ダイオードは前記入力電圧を電源として前記第一のト
ランジスタのベースに接続され、且つ前記第一のトラン
ジスタの前記コレクタにはサイリスタのカソードが接続
され、該サイリスタのゲートは前記第一の定電圧ダイオ
ードを介して前記入力電圧に、アノードはこのスイッチ
ング回路の電源に接続されると共に第二のトランジスタ
のベースにそれぞれ接続され、前記第二のトランジスタ
のコレクタは前記スイッチング回路の電源に接続されて
出力端子を構成し、前記第二のトランジスタのオン、オ
フによる前記出力端子からの出力により後段の回路を制
御することを特徴とするスイッチング回路を提供するこ
とで、第一の設定電圧と第二の設定電圧を個別に自在に
設定できるようにして、前記した従来の問題点を解決す
るものである。
《実施例》 つぎに、本考案を図に示す一実施例に基づいて詳細に説
明する。
明する。
第１図は本考案によるスイッチング回路であり、第一の
トランジスタＱ１のコレクタは第一の設定電圧Ｖ１，即
ち後段に接続された回路に動作を開始させる電圧が設定
されたツェナーダイオードなどの第一の定電圧ダイオー
ドＺＤ１を介して入力電圧Ｖｉｎに接続され、同時にこ
のトランジスタＱ１のベースは第二の設定電圧Ｖ２、即
ち前記後段の回路の動作を停止させる電圧が設定された
第二の定電圧ダイオードＺＤ２を介して同じく入力電圧
Ｖｉｎに接続されている。更に前記第一のトランジスタ
Ｑ１のコレクタにはサイリスタＳＣＲのカソードＫが接
続され、このサイリスタＳＣＲのゲートＧは前記第一の
定電圧ダイオードＺＤ１を介して入力電圧Ｖｉｎに接続
されアノードＡはこのスイッチング回路の電源Ｖｃｃに
接続されている。このとき前記ゲートＧとカソードＫと
の間にはサイリスタＳＣＲが点弧するのに必要な電圧を
得るための抵抗器Ｒ１が挿入されている。また、前記サ
イリスタＳＣＲのアノードＡには適宜な回路により該サ
イリスタＳＣＲの導通時には非導通となる第二のトラン
ジスタＱ２が接続され、この出力を以て後段を制御する
ものである。
トランジスタＱ１のコレクタは第一の設定電圧Ｖ１，即
ち後段に接続された回路に動作を開始させる電圧が設定
されたツェナーダイオードなどの第一の定電圧ダイオー
ドＺＤ１を介して入力電圧Ｖｉｎに接続され、同時にこ
のトランジスタＱ１のベースは第二の設定電圧Ｖ２、即
ち前記後段の回路の動作を停止させる電圧が設定された
第二の定電圧ダイオードＺＤ２を介して同じく入力電圧
Ｖｉｎに接続されている。更に前記第一のトランジスタ
Ｑ１のコレクタにはサイリスタＳＣＲのカソードＫが接
続され、このサイリスタＳＣＲのゲートＧは前記第一の
定電圧ダイオードＺＤ１を介して入力電圧Ｖｉｎに接続
されアノードＡはこのスイッチング回路の電源Ｖｃｃに
接続されている。このとき前記ゲートＧとカソードＫと
の間にはサイリスタＳＣＲが点弧するのに必要な電圧を
得るための抵抗器Ｒ１が挿入されている。また、前記サ
イリスタＳＣＲのアノードＡには適宜な回路により該サ
イリスタＳＣＲの導通時には非導通となる第二のトラン
ジスタＱ２が接続され、この出力を以て後段を制御する
ものである。
この様にしたことで本考案のスイッチング回路は入力電
圧Ｖｉｎの上昇に伴いまず第一のトランジスタＱ１のベ
ースに接続された第二の定電圧ダイオードＺＤ２が第二
の設定電圧Ｖ２で導通するものとなるが、このとき、よ
り高い第一の設定電圧Ｖ１が設定されこのトランジスタ
Ｑ１のコレクタに接続された第一の定電圧ダイオードＺ
Ｄ１が未だ非導通であるので、該トランジスタＱ１は給
電が行われず従って動作を行うことはなく、後段に対し
て何等の作用も及ぼさない。
圧Ｖｉｎの上昇に伴いまず第一のトランジスタＱ１のベ
ースに接続された第二の定電圧ダイオードＺＤ２が第二
の設定電圧Ｖ２で導通するものとなるが、このとき、よ
り高い第一の設定電圧Ｖ１が設定されこのトランジスタ
Ｑ１のコレクタに接続された第一の定電圧ダイオードＺ
Ｄ１が未だ非導通であるので、該トランジスタＱ１は給
電が行われず従って動作を行うことはなく、後段に対し
て何等の作用も及ぼさない。
次いで、入力電圧Ｖｉｎが第一の設定電圧Ｖ１を越える
と前記第一の定電圧ダイオードＺＤ１を導通させ前記ト
ランジスタＱ１を導通させると同時にサイリスタＳＣＲ
も点弧して導通させ、これにより第二のトランジスタＱ
２に後段の回路を作動させるための出力を得る。
と前記第一の定電圧ダイオードＺＤ１を導通させ前記ト
ランジスタＱ１を導通させると同時にサイリスタＳＣＲ
も点弧して導通させ、これにより第二のトランジスタＱ
２に後段の回路を作動させるための出力を得る。
次に、入力電圧Ｖｉｎが減少する状態について説明すれ
ば、まず入力電圧Ｖｉｎが前記第一の設定電圧Ｖ１より
も低下した時点で前記第一の定電圧ダイオードＺＤ１は
導通を停止するものとなるが、前記サイリスタＳＣＲは
依然として導通状態を保ち前記第一のトランジスタＱ１
に電源を供給し続けるものとなり、前記入力電圧Ｖｉｎ
が第二の設定電圧Ｖ２以下となった状態で前記第一のト
ランジスタＱ１のベース電圧が定電圧ダイオードＺＤ２
により遮断され、これにより該トランジスタＱ１は非導
通となり、前記サイリスタＳＣＲも同時に非導通とされ
る。このサイリスタＳＣＲの非導通への移行により前記
第二のトランジスタＱ２は再び導通し、後段の回路への
停止信号を発するものとなる。
ば、まず入力電圧Ｖｉｎが前記第一の設定電圧Ｖ１より
も低下した時点で前記第一の定電圧ダイオードＺＤ１は
導通を停止するものとなるが、前記サイリスタＳＣＲは
依然として導通状態を保ち前記第一のトランジスタＱ１
に電源を供給し続けるものとなり、前記入力電圧Ｖｉｎ
が第二の設定電圧Ｖ２以下となった状態で前記第一のト
ランジスタＱ１のベース電圧が定電圧ダイオードＺＤ２
により遮断され、これにより該トランジスタＱ１は非導
通となり、前記サイリスタＳＣＲも同時に非導通とされ
る。このサイリスタＳＣＲの非導通への移行により前記
第二のトランジスタＱ２は再び導通し、後段の回路への
停止信号を発するものとなる。
以上の説明で明確なように本考案のスイッチング回路に
設定されるヒステリシスは専らに前記第一と第二との定
電圧ダイオードＺＤ１、ＺＤ２の電圧のみで設定される
ものとなり、他の要素の影響は受けないものとなる。
設定されるヒステリシスは専らに前記第一と第二との定
電圧ダイオードＺＤ１、ＺＤ２の電圧のみで設定される
ものとなり、他の要素の影響は受けないものとなる。
《考案の効果》 以上に説明したように、本考案によりトランジスタとサ
イリスタとを直列に接続し、前記トランジスタのベース
を第二の設定電圧を持つ第二の定電圧ダイオードで駆動
し一方のサイリスタのゲートを第一の設定電圧を持つ第
一の定電圧ダイオードで駆動するようにしたことで、こ
のスイッチング回路はオン時には前記サイリスタに支配
権がありオフ時には前記トランジスタに支配権が移動す
るようにし、かつそれぞれが相互関係を持たないように
して自在なヒステリシスと、正確な動作電圧が容易に得
られるようにして、この種のスイッチング回路の性能の
向上に卓越した効果を奏するものである。
イリスタとを直列に接続し、前記トランジスタのベース
を第二の設定電圧を持つ第二の定電圧ダイオードで駆動
し一方のサイリスタのゲートを第一の設定電圧を持つ第
一の定電圧ダイオードで駆動するようにしたことで、こ
のスイッチング回路はオン時には前記サイリスタに支配
権がありオフ時には前記トランジスタに支配権が移動す
るようにし、かつそれぞれが相互関係を持たないように
して自在なヒステリシスと、正確な動作電圧が容易に得
られるようにして、この種のスイッチング回路の性能の
向上に卓越した効果を奏するものである。
第１図は本考案に係るスイッチング回路の一実施例を示
す回路図、第２図は従来例を示す回路図である。 Ｑ１……第一のトランジスタ Ｑ２……第二のトランジスタ ＳＣＲ……サイリスタ ＺＤ１……第一の定電圧ダイオード ＺＤ２……第二の定電圧ダイオード
す回路図、第２図は従来例を示す回路図である。 Ｑ１……第一のトランジスタ Ｑ２……第二のトランジスタ ＳＣＲ……サイリスタ ＺＤ１……第一の定電圧ダイオード ＺＤ２……第二の定電圧ダイオード
Claims (1)
- 【請求項１】入力電圧を判定し後段に接続された回路に
動作を開始させる第一の設定電圧と、動作を停止させる
前記第一の設定電圧よりも低い第二の設定電圧とを有す
るスイッチング回路において、前記第一の設定電圧は第
一の定電圧ダイオードで、前記第二の設定電圧は第二の
定電圧ダイオードでそれぞれ設定され、前記第一の定電
圧ダイオードは前記入力電圧を電源として前記第一のト
ランジスタのコレクタに直列に接続され、前記第二の定
電圧ダイオードは前記入力電圧を電源として前記第一の
トランジスタのベースに接続され、且つ前記第一のトラ
ンジスタの前記コレクタにはサイリスタのカソードが接
続され、該サイリスタのゲートは前記第一の定電圧ダイ
オードを介して前記入力電圧に、アノードはこのスイッ
チング回路の電源に接続されると共に第二のトランジス
タのベースにそれぞれ接続され、前記第二のトランジス
タのコレクタは前記スイッチング回路の電源に接続され
て出力端子を構成し、前記第二のトランジスタのオン、
オフによる前記出力端子からの出力により後段の回路を
制御することを特徴とするスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15023887U JPH066628Y2 (ja) | 1987-09-30 | 1987-09-30 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15023887U JPH066628Y2 (ja) | 1987-09-30 | 1987-09-30 | スイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6455738U JPS6455738U (ja) | 1989-04-06 |
| JPH066628Y2 true JPH066628Y2 (ja) | 1994-02-16 |
Family
ID=31423200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15023887U Expired - Lifetime JPH066628Y2 (ja) | 1987-09-30 | 1987-09-30 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066628Y2 (ja) |
-
1987
- 1987-09-30 JP JP15023887U patent/JPH066628Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6455738U (ja) | 1989-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0008509B1 (en) | Control circuits for solenoids | |
| US4612497A (en) | MOS current limiting output circuit | |
| EP0367006A2 (en) | Device for generating a reference voltage for a switching circuit including a capacitive bootstrap circuit | |
| GB2195506A (en) | Cascode bimos driving circuit | |
| JPS62130018A (ja) | 半導体電子回路 | |
| US5006736A (en) | Control circuit for rapid gate discharge | |
| SE7907853L (sv) | Omkopplingskrets | |
| US5134323A (en) | Three terminal noninverting transistor switch | |
| US3778640A (en) | Signal voltage level translating circuit | |
| US4054804A (en) | Bipolar charging and discharging circuit | |
| JPH0573292B2 (ja) | ||
| JPS59221A (ja) | 双安定マルチバイブレ−タ回路 | |
| JPH0438595Y2 (ja) | ||
| US5140515A (en) | Inductive load current controller | |
| USRE35745E (en) | Device for generating a reference voltage for a switching circuit including a capacitive bootstrap circuit | |
| SU425320A1 (ru) | Управляемый мультивибратор | |
| JPH0726737Y2 (ja) | 間欠供給型の定電流源回路 | |
| JPH0230786Y2 (ja) | ||
| JPS5929262Y2 (ja) | 信号切換装置 | |
| JPH026685Y2 (ja) | ||
| JPH027532B2 (ja) | ||
| JPS635430Y2 (ja) | ||
| JPS5821235Y2 (ja) | タンアンテイマルチバイブレ−タ | |
| JPH0317471Y2 (ja) | ||
| SU1439724A1 (ru) | Устройство управлени с защитой от короткого замыкани |