JPH0666407B2

JPH0666407B2 - 立体型半導体装置の製造方法

Info

Publication number: JPH0666407B2
Application number: JP62255585A
Authority: JP
Inventors: 光雄松浪
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1987-10-09
Filing date: 1987-10-09
Publication date: 1994-08-24
Anticipated expiration: 2009-08-24
Also published as: JPH0198253A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、回路素子が形成された半導体単結晶層を多層
構造とした立体型半導体装置の製造方法に関するもので
ある。

〔従来の技術〕

近年、電子機器の小型化、システム化、薄型化、軽量化
の指向が一段と増し、このため、機器を構成する電子部
品の高密度化の要請も一層強まっている。

そこで、従来からこのような高密度化を図り得る有力な
電子部品として、ハイブリッドICがあった。

通常ハイブリッドICは、基板上に厚膜で基板配線と受動
素子とを形成した後に、能動素子を有するICチップを実
装することにより構成されている。例えば第20図に示す
ハイブリッドICでは、基板95上に基板配線94a〜94lと受
動素子としての抵抗R₁・R₂・R₃とが形成された後に、３
個のICチップ91・92・93が実装されている。基板95は、
セラミックベリリア等が用いられる。基板配線94a〜94l
は、Agペースト等を基板95上に印刷し焼成することによ
り形成される。また、抵抗R₁・R₂・R₃は、AgPdペースト
等を基板95上に印刷し焼成することにより形成される。
ICチップ91・92・93は、それぞれ基板95の所定位置にダ
イボンドされた後に、各電極パッドと基板配線94a〜94l
とをワイヤボンドすることにより実装される。

しかしながら、このようなハイブリッドICは、以下のよ
うな問題点を有していた。

基板上にICチップや受動素子を平面的に配置するた
め、素子の高密度化が困難となり、電子部品としての小
型化に限度がある。

ICチップ等に比較して大きな基板が必要となり、ま
つ、高価なペーストを印刷して幅広に形成する厚膜によ
って基板配線等を形成しなければならないので、材料コ
ストが高くなる。

基板配線等の焼成工程に高温プロセスが必要となり、
多くの動力光熱費用が必要となる。

基板上に厚膜の基板配線を形成するため、配線長が長
くなり素子の高速化の障害となる。

基板配線とICチップの各電極パッドとをワイヤボンド
しなければならず、メカニカルな接続が多くなり、信頼
性に難点が生じるとともに、工数が多くなりコストが高
くなる。

一方、上記のような問題が解決されているものとして、
例えば特開昭60−160645公報には、複数の半導体チップ
を積層して形成された立体型半導体装置が開示されてい
る。

〔発明が解決しようとする問題点〕

ところが、上記公報に開示された技術においては、上記
立体型半導体装置を高い生産性によって得る製造方法に
ついては十分に検討されていないという問題点を有して
いる。

〔問題点を解決するための手段〕

本発明に係る立体型半導体装置は、上記問題点を解決す
るために、半導体ウエハ上におけるスクライブラインで
境界付けされた複数のチップ領域上に、それぞれ、予め
所定形状に分割されている半導体チップを接着層により
接着し、これら半導体チップの回路素子と半導体ウエハ
の回路素子とを接続し、上記半導体チップの上に、上層
側のもののチップ領域が下層側のもののチップ領域より
も順次小さくなるように、半導体チップを少なくとも１
層以上に、接着層により接着する工程および上記接続工
程によりさらに設けた後、上記半導体ウエハをスクライ
ブラインに基づいて分割し、複数の立体型半導体装置を
得ることを特徴としている。

〔作用〕

立体型半導体装置の製造の際には、半導体チップを予め
用意する。この半導体チップ作製の際には、従来の半導
体製造方法と同様の工程を用いて、半導体ウエハ上に同
じパターンの回路素子を多数まとめて形成する。この工
程によって形成される能動素子及び受動素子からなる回
路素子は、それぞれ必要箇所が配線で接続される。ま
た、この回路素子上に絶縁膜を介してさらに多層配線体
や受動素子を形成することもできる。次に、上記半導体
ウエハを所定形状に切断することにより、各半導体チッ
プに分割する。このようにして作製された各半導体チッ
プは、個々に検査を行うことによって、不良品を排除す
ることができる。

半導体チップの接着工程は、半導体チップを半導体ウエ
ハに対して確実に固定するためのものである。このとき
には、例えばそれぞれの接着面に接着層を形成してお
き、これらを重ね合わせて所定の温度で加圧することに
より接着する。この場合、半導体ウエハの直ぐ上層とな
る半導体チップは、半導体ウエハにおけるスクライブラ
インで境界付けされた複数のチップ領域上に、それぞれ
接着される。尚、１個のチップ領域に複数の半導体チッ
プを接着してもよい。

次に、上記半導体チップの回路素子と半導体ウエハの回
路素子とを、例えばスルーホールにより接続する。この
スルーホールは、半導体チップを貫通して形成されたも
のであり、半導体チップの作製工程の際に同時に形成し
ておいてもよく、上記接着工程終了後に半導体チップに
形成してもよい。

次に、半導体ウエハ上の半導体チップに対して、さらに
半導体チップを１層以上に、上記接着および接続工程に
より設ける。この場合の半導体チップは、上層側のもの
のチップ領域が下層側のもののチップ領域よりも順次小
さくなる。

次に、上記半導体ウエハをスクライブラインに基づいて
分割し、複数の立体型半導体装置を得る。

なお、このようにして製造される立体型半導体装置は、
従来のハイブリッドICのみならず、プリント基板にIC等
を実装した回路とも等価なものとすることができる。

上記のような立体型半導体装置の製造方法においては、
複数の立体型半導体装置が構成される半導体ウエハ上
で、各半導体チップの配線工程等を一括処理することが
できるので、生産性を向上することができる。また、接
着層で接着して半導体チップを固定しているので、機械
的強度、耐湿性等の信頼性が向上する。また、積層する
半導体チップにおける上層側のもの程、下層側のものよ
りもチップ領域が小さくなるようにしているので、積層
された半導体チップが、半導体ウエハのダイシング時
に、半導体チップを積層する場合の半導体チップ同士の
位置ずれによりスクライブライン上に存在する事態が防
止される。これにより、ダイシング時の歩留りが向上す
る。

尚、下層側チップに到して小さくすべき上層側チップの
寸法は、下層側チップに対する上層側チップの位置合わ
せのずれ量を吸収し、下層側チップからの上層側チップ
のはみ出しを防止し得る程度であればよい。

〔実施例〕

本発明の一実施例を第１図乃至第19図に基づいて説明す
れば、以下の通りである。

まず、立体型半導体装置の製造方法における各半導体チ
ップの接着および接続工程を模式的な第１図及び第２図
により説明する。この立体型半導体装置は、第20図に示
す従来のハイブリッドICと等価な回路を有するものを例
示している。第１層半導体チップ１は、第20図のハイブ
リッドICにおけるICチップ91に対応している。また、こ
の第１層半導体チップ１には、第１図に示すように、多
層配線体とともに抵抗R₁が形成されている。

まず、第20図のハイブリッドICにおけるICチップ92に対
応する第２層半導体チップ２が作製される。また、この
第２層半導体チップ２には、多層配線体とともに抵抗R₂
・R₃が形成されている。このようにして作製された第２
層半導体チップ２は、接着工程によって第１層半導体チ
ップ１上に接着される。そして、この第２層半導体チッ
プ２の配線と第１層半導体チップ１の配線とがスルーホ
ールを介して第１図の２点鎖線に示すように接続され
る。

次に、第20図のハイブリッドICにおけるICチップ93に対
応する第３層半導体チップ３が作製される。また、この
第３層半導体チップ３の上面には、電極パッド4a〜4gが
形成される。このようにして作製された第３層半導体チ
ップ３は、接着工程によって第２層半導体チップ２上に
接着される。そして、この第３層半導体チップ３の配線
と第２層半導体チップ２の配線及び第１層半導体チップ
１の配線とがスルーホールを介して第１図の２点鎖線に
示すように接続される。すると、第２図に示すような３
層の立体型半導体装置が完成する。

第３層半導体チップ３に形成された電極パット4a〜4g
は、それぞれ第20図のハイブリッドICにおける各基板配
線94a〜94gに対応し、この立体型半導体装置は、従来の
ハイブリッドICと同一の機能を有することになる。

次に、上記半導体チップの接着および接続工程を半導体
チップの具体的な構成によって説明する。ここでは、第
３図に示すように、単体チップ形状の第１層半導体チッ
プ11上に第２層半導体チップ12及び第３層半導体チップ
13を接着し、さらにその上に、２個の第４層半導体チッ
プ14・14を接着した４層構造の立体型半導体装置につい
て示す。各層の半導体チップ11〜14は、それぞれ（10
0）シリコン単結晶を用いている。

（ａ）第１層半導体チップ11 最下層の第１層半導体チップ11は、第４図に示すよう
に、シリコン単結晶15上に絶縁膜16、第１層配線体17、
絶縁膜18、薄膜低抗体19、絶縁膜20、第２層配線体21、
絶縁膜22及び多重配線膜23を順次形成した２次元半導体
集積回路を構成している。

シリコン単結晶15には、従来からの公知の方法でMOS・F
ETやバイポーラ素子が形成されている。絶縁膜16は、Si
O₂やSiN等の絶縁膜からなり、シリコン単結晶15上を覆
っている。この絶縁膜16は、シリコン単結晶15に素子を
形成する際に、熱酸化等により、又は、必要に応じて低
温気相成長若しくはプラズマCVD［Chemical Vapour Dep
osition］等により形成される。第１層配線体17は、A
l、Mo、Ｗ、WSi₂、TiSi₂等の導電膜からなり、絶縁膜16
上の所定位置に形成されている。この第１層配線体17
は、必要に応じてホトエッチング技術、選択エッチング
技術により絶縁膜16に窓開けを行なった後に、低圧CV
D、電子ビーム蒸着、スパッタ等により一旦絶縁膜16の
上面全面を覆い、ホトエッチング技術、選択エッチング
技術により所定のパターンとすることにより形成され
る。絶縁膜18は、SiO₂やSiN等の絶縁膜からなり、低温
気相成長、低圧CVD等によって一旦絶縁膜16及び第１層
配線体17の上面全面を覆って形成される。薄膜抵抗体19
は、NiCr、CrSiO等の抵抗膜からなり、絶縁膜18上の所
定位置に形成されている。この薄膜抵抗体19は、スパッ
タ、電子ビーム蒸着等を用いて、所定の下地温度の絶縁
膜18上全面に所定の膜厚で被覆後、ホトエッチング技
術、選択エッチング技術等により所定のパターンとする
ことによって形成される。また、この後、必要に応じて
所定の温度時間で安定化処理を行う。絶縁膜20は、SiO₂
やSiN等の絶縁膜からなり、低温気相成長、低圧CVD等に
よって一旦絶縁膜18及び薄膜抵抗体19の上面全面を覆っ
て形成される。この絶縁膜20は、薄膜抵抗体19の保護及
び多層配線体の層間絶縁のために形成される。

第２層配線体21は、Al、Mo、Ｗ、WSi₂、TiSi₂等の導電
膜からなり、絶縁膜20上の所定位置に形成されている。
この第２層配線体21は、ホトエッチング技術、選択エッ
チング技術により絶縁膜18・20の所定位置に窓開けを行
った後に、第１層配線体17と同様の工程により所定のパ
ターンとすることにより形成される。絶縁膜22は、SiO₂
やSiN等の絶縁膜からなり、絶縁膜18と同様の工程によ
り一旦絶縁膜20及び第２層配線体21の上面全面を覆って
形成される。多重配線膜23は、TiAu、CrAu、AlNiAu等の
多重金属による導電膜からなり、電極パッドとして絶縁
膜22上の所定位置に形成されている。この多重配線膜23
は、ホトエッチング技術、選択エッチング技術等により
絶縁膜22・20・18を順次除去し窓を開口した後に、スパ
ッタ、電子ビーム蒸着等により上面全面をこの導電膜で
覆い、ホトエッチング技術、選択エッチング技術等によ
り所定のパターンとすることにより形成される。

このようにして各素子及び多層配線体が形成されたシリ
コン単結晶15は、スクライブラインに従ってダイシング
され、第４図に示すような第１層半導体チップ11とな
る。

（ｂ）第２層半導体チップ12 第２層半導体チップ12は、下層半導体である第１層半導
体チップ11の上に上層半導体チップとして接着される。
この第２層半導体チップ12の上層半導体作製工程、チッ
プ切断工程、接着工程及びスルーホール接続工程を説明
する。

まず、シリコン単結晶24にMOS・FETやバイポーラ素子を
形成し、第５図に示すように、このシリコン単結晶24上
に絶縁膜25、配線体26及び絶縁膜27を形成し、スクライ
ブライン28を設ける。MOS・FETやバイポーラ素子の形成
は、従来からの公知の方法で行われる。絶前膜25は、Si
O₂やSiN等の絶縁膜からなり、シリコン単結晶24上に形
成される。配線体26は、Al、Mo、Ｗ、WSi₂、TiSi₂等の
導電膜からなり、絶縁膜25上の所定位置に形成される。
絶縁膜27は、SiO₂やSiN等の絶縁膜からなり、絶縁膜25
上及び配線体26上に形成される。これらの絶縁膜25・27
は、第１層半導体チップ11における絶縁膜16等と同様の
方法で形成される。配線体26は、第１層半導体チップ11
における第１層配線体17等と同様の方法で形成される。
また、このシリコン単結晶24上の各チップ領域の境界に
は、スクライブライン28が設けられる。

次に、第６図に示すように、この絶縁膜27上に金属膜29
を形成し、この金属膜29をマスクとしてシリコン単結晶
24にスルーホール30を穿設する。金属膜29は、CrAu又は
TiAu等の多重金属膜からなり、電子ビーム蒸着、スパッ
タ等によって絶縁膜27上に連続的に形成する。このよう
にして形成された金属膜29は、後にスルーホール30とな
る部分をホトエッチング技術、選択エッチング技術によ
って除去される。スルーホール30は、この金属膜29の残
部をマスクとして形成される。このスルーホール30の形
成は、KOH又はNaOHを用いた異方性エッチングによる。
この場合、シリコン単結晶24に（100）シリコン単結晶
を使用しているので、スルーホール30の形状は、（11
1）面による角鍾型となる。なお、このスルーホール30
は、フッ硝酸等の等方性のエッチング液を使用して、公
知の方法により形成することもできる。

そして、第７図に示すように、不要となった金属膜29を
エッチング除去し、リフトオフ材31を形成後、上面全面
を絶縁膜32で覆う。リフトオフ材31は、Al、Cu等の厚い
金属膜からなり、後にリフトオフ法により多重配線膜38
を形成するために用いる。このリフトオフ材31は、電子
ビーム蒸着、抵抗加熱蒸着等により、金属膜29を除去し
た後の絶縁膜27上を一旦厚く覆い、ホトエッチング技
術、選択エッチング技術によって所定のパターンに形成
される。絶縁膜32は、SiO₂やSiN等の絶縁膜からなり、
低温気相成長、低圧CVD等によって、リフトオフ材31を
形成した上面全面を覆うように形成される。

このようにしてスルーホール30やリフトオフ材31を形成
したシリコン単結晶24は、第８図に示すように、上面に
ワックス33を介して保護基体34を接着し、下面側から平
滑加工を行うことによりスルーホール30を貫通させる。
保護基体34は、ガラス等からなる。平滑加工は、KOH、N
aOH等によるエッチングの他、機械的なラッピング等に
よって行う。この平滑加工は、シリコン単結晶24に形成
されたスルーホール30の底部に達するまで行い、このス
ルーホール30を貫通させる。その後、このシリコン単結
晶24は、ダイシング等によりチップ境界のスクライブラ
イン28で切断され、各第２層半導体チップ12に分割され
る。

分割された第２層半導体チップ12は、第９図に示すよう
に、第１層半導体チップ11上の所定位置に接着層35を介
して接着される。接着層35は、エポキシ樹脂、アクリル
樹脂、ポリイミド等よりなり、所定の温度条件で接着さ
れる。接着が完了すると、ワックス33を溶解して不要に
なった保護基体34を取り去る。

このようにして接着された第２層半導体チップ12は、第
10図に示すように、スルーホール30内にスルーホール埋
込層36を埋め込むとともに、上面全面に多重配線膜38を
形成する。スルーホール埋込層36は、まずスルーホール
30の下方の接着層35を除去して第１層半導体チップ11に
おける多重配線膜23を露出させてから、Ni等の無電解メ
ッキ又は蒸着等により形成する。また、多重配線膜38を
形成する前に、不要になった絶縁膜32を化学エッチング
又はプラズマエッチングによって除去し、絶縁膜27の所
定位置に窓37を開口して配線体26を露出させておく。多
重配線膜38は、TiAu、CrAu、TiPd、AlNiAu等の多重金属
膜からなり、電子ビーム蒸着、スパッタ等により上面全
面を覆うように形成される。ただし、この多重配線膜38
は、リフトオフ材31の膜厚が厚くステップカバレッジが
悪いので、このリフトオフ材31の側面まで被覆すること
はできない。

そして、リフトオフ材31を除去することにより所定パタ
ーンの多重配線膜38のみを残して第11図の状態とする。
リフトオフ材31の除去は、多重配線膜38が被覆できない
このリフトオフ材31の側面からエッチング液によってエ
ッチングすることにより行う。多重配線膜38は、TiAu等
よりなるので、Al、Cu等よりなるリフトオフ材31のエッ
チング液であるH₃PO₄、HNO₃等には溶解しない。このよ
うにしてリフトオフ材31が除去されると、その上面に形
成された多重配線膜38も除去されることになり、多重配
線膜38をリフトオフ法により所定パターンに形成するこ
とができる。なお、ポリシング等によってリフトオフ材
31上の多重配線膜38を除去した後に、エッチング液によ
りこのリフトオフ材31を上面側から除去するようにして
もよい。

上記第２層半導体チップ12は、配線体26が多重配線膜38
及びスルーホール埋込層36を介して第１層半導体チップ
11における多重配線膜23に接続される。従って、第２層
半導体チップ12の回路素子と第１層半導体チップ11の回
路素子とは、必要箇所をこのようなスルーホール埋込層
36で適宜接続することができる。

（ｃ）第３層半導体チップ13 第３層半導体チップ13は、第12図に示すように、前記第
２層半導体チップ12を下層半導体とし、この第２層半導
体チップ12上に上層半導体チップとして接着される。

この第３層半導体チップ13は、シリコン単結晶39上に絶
縁膜41、配線体42、絶縁膜43、スルーホール44及び絶縁
膜45等を形成し、チップごとに分割される。そして、シ
リコン単結晶39の下面を平滑加工後、第２層半導体チッ
プ12上に接着層40を介して接着される。接着が完了する
と、スルーホール44内にスルーホール埋込層46を埋め込
み、上面に多重配線膜47が形成する。以上の各工程は、
前記第２層半導体チップ12の各工程と同様に行われる。

この第３層半導体チップ13は、配線体42が多重配線膜47
及びスルーホール埋込層46を介して第２層半導体チップ
12における多重配線膜38に接続される。従って、第３層
半導体チップ13の回路素子は、第２層半導体チップ12の
回路素子及びこれに接続する第１層半導体チップ11の回
路素子とこのようなスルーホール埋込層46で適宜接続す
ることができる。

（ｄ）第４層半導体チップ14 ２個の第４層半導体チップ14・14は、第13図に示すよう
に、前記第３層半導体チップ13を下層半導体とし、この
第３層半導体チップ13上に上層半導体チップとしてそれ
ぞれ接着される。

各第４層半導体チップ14は、シリコン単結晶48上に絶縁
膜49、配線体50、絶縁膜82、スルーホール83及び絶縁膜
84等を形成し、チップごとに分割される。そして、シリ
コン単結晶48の下面を平滑加工後、第３奏半導体チップ
13上に接着層85を介して接着される。接着が完了する
と、スルーホール83内にスルーホール埋込層86を埋め込
み、上面に多重配線膜87を形成する。以上の各工程は、
前記第２層半導体チップ12及び第３層半導体チップ13の
各工程と同様に行われる。

これらの第４層半導体チップ14・14は、配線体50及び図
示しない配線体が多重配線膜87・87及びスルーホール埋
込層86・86を介して第３層半導体チップ13における多重
配線膜47・47に接続される。従って、第４層半導体チッ
プ14・14の各回路素子は、第３層半導体チップ13の回路
素子及びこれに接続する第２層半導体チップ12の回路素
子さらにこれに接続する第１層半導体チップ11の回路素
子と、このようなスルーホール埋込層86・86で適宜接続
することができる。

（ｅ）立体型半導体装置上記のようにして製造された立体型半導体装置は、第１
層半導体チップ11、第２層半導体チップ12、第３層半導
体チップ13及び第４層半導体チップ14・14の各回路素子
がスルーホール埋込層36・46・86を介してそれぞれ接続
され、また、第１層半導体チップ11には薄膜抵抗体19を
有する多層配線体が形成されているので、例えば、５個
のICチップを有し、基板上に厚膜抵抗を形成したハイブ
リッドICと同等の機能を果たすことができる。

なお、各層の半導体チップ11〜14は、接着工程の前に検
査が行われ不良品は排除される。従って、半導体チップ
を多層状にすることによる歩留まりの低下が防止され
る。

次に、本発明の一実施例における立体型半導体装置の製
造方法を第14図乃至第19図に基づいて説明する。

本実施例では、半導体ウエハの各チップ領域Ａ〜Ｃに形
成された第１層半導体チップ51上に、第２層半導体チッ
プ52及び第３層半導体チップ53を接着した３層構造の立
体型半導体装置の製造方法を示す。各層の半導体チップ
は、それぞれ（100）シリコン単結晶を用いている。

（ａ）第１層半導体チップ51 最下層の第１層半導体チップ51は、第14図に示すよう
に、ウエハ状のシリコン単結晶54における各チップ領域
Ａ〜Ｃに、絶縁膜55、第１層配線体56、絶縁膜57、薄膜
抵抗体58、絶縁膜59、第２層配線体60及び絶縁膜61を順
次形成し、各チップ領域Ａ〜Ｃの境界にスクライブライ
ン62を形成したものであり、それぞれ２次元半導体集積
回路を構成している。なお、ここでは、チップ領域Ａ・
Ｂの第１層半導体チップ51が良品であり、チップ領域Ｃ
の第１層半導体チップ51は不良品であるとする。

シリコン単結晶54には、従来からの公知の方法でMOS・F
ETやバイポーラ素子が形成されている。絶縁膜55は、Si
O₂やSiN等の絶縁膜からなり、シリコン単結晶54上を覆
っている。第１層配線体56は、Al、Mo、Ｗ、WSi₂、TiSi
₂等の導電膜からなり、絶縁膜55上の所定位置に形成さ
れている。この第１層配線体17は、必要に応じてホトエ
ッチング技術、選択エッチング技術により絶縁膜16に窓
開けを行ってから形成される。絶縁膜57は、SiO₂やSiN
等の絶縁膜からなり、一旦絶縁膜55及び第１層配線体56
の上面全面を覆って形成される。薄膜抵抗体58は、NiC
r、CrSiO等の抵抗膜からなり、絶縁膜57上の所定位置に
形成されている。絶縁膜59は、SiO₂やSiN等の絶縁膜か
らなり、一旦絶縁膜57及び薄膜抵抗体58の上面全面を覆
って形成される。この絶縁膜59は、薄膜抵抗体58の保護
及び多層配線体の層間絶縁のために形成される。

第２層配線体60は、第１層配線体56と同様にAl、Mo、
Ｗ、WSi₂、TiSi₂等の導電膜からなり、絶縁膜59上の所
定位置に形成されている。この第２層配線体60は、ホト
エッチング技術、選択エッチング技術により絶縁膜59・
57の所定位置に窓開けを行ってから形成される。絶縁膜
61は、SiO₂やSiN等の絶縁膜からなり、絶縁膜59及び第
２層配線体60の上面に所定のパターンで形成される。ま
た、各チップ領域Ａ〜Ｃの境界には、スクライブライン
62が形成される。

以上の各膜55〜61の作製は、前記第１層半導体チップ11
の場合と同様に行われる。

このようにして各素子及び多層配線体が形成されたシリ
コン単結晶54は、第１層半導体チップ51ごとに分割する
前に第２層半導体チップ52及び第３層半導体チップ53の
接着が行われる。

（ｂ）第２層半導体チップ52 第２層半導体チップ52は、下層半導体である分割前の第
１層半導体チップ51の上に上層半導体チップとして接着
される。この第２層半導体チップ52の上層半導体作製工
程、チップ切断工程、接着工程及びスルーホール接続工
程を説明する。

まず、シリコン単結晶63にMOS・FETやバイポーラ素子を
形成し、第15図に示すように、このシリコン単結晶63上
に絶縁膜64、配線体65及び絶縁膜66を形成し、スクライ
ブライン67を設けるとともに、スルーホール68を穿設し
て絶縁膜69で覆う。これらの各膜64〜66・69、スクライ
ブライン67及びスルーホール68は、実施例１における第
２層半導体チップ12の場合と同様にして形成される。た
だし、本実施例では、リフトオフ材31を形成しない。

この場合のスルーホール68も、KOH又はNaOHを用いた異
方性エッチングによる。そして、シリコン単結晶63に
（100）シリコン単結晶を使用しているので、スルーホ
ール68の形状も、（111）面による角鍾型となる。ただ
し、このスルーホール68は、１辺が３μｍ〜100μｍ程
度の方形に形成されているので、深さは２μｍ〜70μｍ
程度となる。

このようにしてスルーホール68を形成したシリコン単結
晶63は、第16図に示すように、上面にワックス70を介し
て保護基体71を接着し、下面側から平滑加工を行う。こ
の工程も、前記第２層半導体チップ12の場合と同様であ
る。ただし、平滑加工は、スルーホール68を貫通させる
ために、シリコン単結晶63が５μｍ程度の極めて薄い厚
さまで行う。そして、このシリコン単結晶63は、ダイシ
ング等によりチップ境界のスクライブライン67で切断さ
れ、各第２層半導体チップ52に分割される。第16図は分
割後の状態を示す。

分割された各第２層半導体チップ52は、第17図に示すよ
うに、各チップ領域Ａ・Ｂにおける第１層半導体チップ
51・51上の所定位置に接着層72・72を介してそれぞれ接
着される。接着が完了すると、ワックス70・70を溶解し
て不要になった保護基体71・71を取り去る。これらの工
程も、前記第１層半導体チップ11と第２層半導体チップ
12との接着工程と同様に行う。ただし、チップ領域Ｃに
おける第１層半導体チップ51は検査によって不良品と判
断されるので、この第１層半導体チップ51上には第２層
半導体チップ52を接着しない。また、分割された第２層
半導体チップ52も検査を行い、不良品は接着前に排除し
ておく。

このようにして接着された第２層半導体チップ52は、第
18図に示すように、上面の所定位置に配線体73を形成す
る。配線体73は、Al、Mo、Ｗ、WSi₂等の単一膜、又は、
CrAu、AlNiAu等の多重膜よりなる導電膜である。この配
線体73は、形成の前にまず、絶縁膜69に窓を開口して配
線体65を露出させ、また、スルーホール68の下方の接着
層72を除去して第１層半導体チップ51における第２層配
線体60を露出させ、さらに、スルーホール68の下方の接
着層72及び絶縁膜57を除去して第１層配線体56を露出さ
せておく。そして、電子ビーム蒸着、抵抗加熱蒸着、ス
パッタ等により上面全面をこの導電膜で覆った後に、ホ
トエッチング技術、選択エッチング技術により所定パタ
ーンとすることにより形成される。なお、本実施例では
第２層半導体チップ52のシリコン単結晶63が十分に薄い
ので、スルーホール68にスルーホール埋込層を形成しな
くても、配線体73が断線するような虞れはない。

上記第２層半導体チップ52は、配線体65・65が配線体73
を通じスルーホール68を介して第１層半導体チップ51に
おける第１層配線体56及び第２層配線体60に接続され
る。従って、第２層半導体チップ52の回路素子と第１層
半導体チップ51の回路素子とは、必要箇所をこのような
スルーホール68を介して適宜接続することができる。

（ｃ）第３層半導体チップ53 第３層半導体チップ53は、第19図に示すように、前記第
２層半導体チップ52を下層半導体とし、この第２層半導
体チップ52上に上層半導体チップとして接着される。

この第３層半導体チップ53は、MOS・FETやバイポーラ素
子を形成したシリコン単結晶74上に絶縁膜75、配線体7
6、絶縁膜77、スルーホール78及び絶縁膜79等を形成
し、チップごとに分割される。そして、シリコン単結晶
74の下面を平滑加工後、第２層半導体チップ52上に接着
層80を介して接着される。接着が完了すると、スルーホ
ール78内を含めた上面の所定位置に配線体81を形成す
る。以上の各工程は、前記第２層半導体チップ52の各工
程と同様に行われる。

この第３層半導体チップ53は、配線体76が配線体81に通
じスルーホール78を介して第２層半導体チップ52におけ
る配線体73に接続される。従って、第３層半導体チップ
53の回路素子は、第２層半導体チップ52の回路素子及び
これに接続する第１層半導体チップ51の回路素子と必要
箇所をこのようなスルーホール78を介して適宜接続する
ことができる。

このようにして第３層半導体チップ53が接着されると、
第１層半導体チップ51におけるスクライブライン62がダ
イシング等により切断され、それぞれ立体型半導体装置
として分割される。

（ｅ）立体型半導体装置上記のようにして製造された立体型半導体装置は、第１
層半導体チップ51、第２層半導体チップ52及び第３層半
導体チップ53の各回路素子がスルーホール68・78を介し
てそれぞれ接続され、また、第１層半導体チップ51には
薄膜抵抗体58を有する多層配線体が形成されているの
で、例えば、３個のICチップを有し、基板上に厚膜抵抗
を形成したハイブリッドICと同等の機能を果たすことが
できる。

また、不良品であるチップ領域Ｃの第１層半導体チップ
51の上には、第２層半導体チップ52及び第３層半導体チ
ップ53を接着しないので、良品の半導体チップ52・53が
無駄になり歩留まりが低下するということもない。

なお、本実施例では、第２層半導体チップ52及び第３層
半導体チップ53のシリコン単結晶63・74を薄く形成した
ので、スルーホール68・78は配線体73・81で接続した
が、前述の場合のようにスルーホール埋込層を埋め込む
ことができるのは勿論である。

また、本実施例では、受動素子である薄膜抵抗体を最下
層の第１層半導体チップにのみ形成したが、これに限ら
ず任意の層の半導体チップに形成することができる。

また、本実施例では、下層半導体への接着前に各半導体
チップにスルーホールを穿設したが、接着後に穿設する
ことも可能である。

さらに、本実施例では、各層の半導体チップ（100）シ
リコン単結晶を用いたが、その他任意の結晶面を使用す
ることができ、シリコン以外にもGaAs、InP等の異種半
導体結晶等を用いることも可能である。また、各層に使
用する半導体チップの数も限定されない。

〔発明の効果〕

本発明に係る立体型半導体装置の製造方法は、以上のよ
うに、半導体ウエハ上におけるスクライブラインで境界
付けされた複数のチップ領域上に、それぞれ、予め所定
形状に分割されている半導体チップを接着層により接着
し、これら半導体チップの回路素子と半導体ウエハの回
路素子とを接続し、上記半導体チップの上に、上層側の
もののチップ領域が下層側のもののチップ領域よりも順
次小さくなるように、半導体チップを少なくとも１層以
上に、接着層により接着する工程および上記接続工程に
よりさらに設けた後、上記半導体ウエハをスクライブラ
インに基づいて分割し、複数の立体型半導体装置を得る
構成である。

これにより、複数の立体型半導体装置が構成される半導
体ウエハ上で、各半導体チップの配線工程等を一括処理
することができるので、生産性を向上することができ
る。また、接着層で接着して半導体チップを固定してい
るので、機械的強度、耐湿性等の信頼性が向上する。ま
た、積層された半導体チップが、半導体ウエハのダイシ
ング時に、半導体チップを積層する場合の半導体チップ
同士の位置ずれによりスクライブライン上に存在する事
態が防止され、ダイシング時の歩留りが良好となるとい
う効果も奏する。

【図面の簡単な説明】

第１図及び第２図は本発明を説明するためのものであっ
て、第１図は立体型半導体装置の製造方法を模式的に示
した斜視図、第２図は立体型半導体装置を模式的に示す
完成斜視図である。第３図乃至第13図は本発明を説明す
るためのものであって、第３図は立体型半導体装置の全
体斜視図、第４図乃至第12図はそれぞれ立体型半導体装
置の製造過程を示す縦断面図、第13図は完成した立体型
半導体装置の縦断面図である。第14図乃至第19図は本発
明の一実施例を示すものであって、それぞれ立体型半導
体装置の製造過程を示す縦断面図である。第20図は従来
例を示すものであって、ハイブリッドICの斜視図であ
る。１・11・51は第１層半導体チップ、２・12・52は第２層
半導体チップ、３・13・53は第３層半導体チップ、30・
44・68・78・83はスルーホール、35・40・72・80・85は
接着層、54はシリコン単結晶（半導体ウエハ）である。

Claims

【特許請求の範囲】

【請求項１】半導体ウエハ上におけるスクライブライン
で境界付けされた複数のチップ領域上に、それぞれ、予
め所定形状に分割されている半導体チップを接着層によ
り接着し、これら半導体チップの回路素子と半導体ウエ
ハの回路素子とを接続し、上記半導体チップの上に、上
層側のもののチップ領域が下層側のもののチップ領域よ
りも順次小さくなるように、半導体チップを少なくとも
１層以上に、接着層により接着する工程および上記接続
工程によりさらに設けた後、上記半導体ウエハをスクラ
イブラインに基づいて分割し、複数の立体型半導体装置
を得ることを特徴とする立体型半導体装置の製造方法。