JPS6188546A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6188546A JPS6188546A JP59209235A JP20923584A JPS6188546A JP S6188546 A JPS6188546 A JP S6188546A JP 59209235 A JP59209235 A JP 59209235A JP 20923584 A JP20923584 A JP 20923584A JP S6188546 A JPS6188546 A JP S6188546A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- hole
- connection
- semiconductor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/297—Configurations of stacked chips characterised by the through-semiconductor vias [TSVs] in the stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体チップの上に半導体チップを搭載して
なるチップ・オン・チップ（Ｃｈｉｐ ０ｎＣｈｉｐ
）の半導体装置に係り、特に、両チップ間の回路接続構
造に関す。
なるチップ・オン・チップ（Ｃｈｉｐ ０ｎＣｈｉｐ
）の半導体装置に係り、特に、両チップ間の回路接続構
造に関す。
大規模集留回路（ＬＳＩ）の高機能化、高集積化により
、近年各種殿能の回路を同−ＬＳＩ内に構成する場合が
多くなってきた。例えばＣＭＯ３とＴＴＬ 、またはア
ナログとＣＭＯ５のデジタルなどの構成を有するＬＳＩ
の要求に対し、同一チップ内に構成することは製造工程
上困難である。無理をして強行しても歩留りの点で極め
て不利である。
、近年各種殿能の回路を同−ＬＳＩ内に構成する場合が
多くなってきた。例えばＣＭＯ３とＴＴＬ 、またはア
ナログとＣＭＯ５のデジタルなどの構成を有するＬＳＩ
の要求に対し、同一チップ内に構成することは製造工程
上困難である。無理をして強行しても歩留りの点で極め
て不利である。
従って、回路機能別に独立のチップを用いれば、それぞ
れに最適なプロセスが適用出来、各機能毎の特徴が生か
せることになり、そのため２チツプからなる所謂チップ
・オン・チップのＬＳＩが検討されるようになった。
れに最適なプロセスが適用出来、各機能毎の特徴が生か
せることになり、そのため２チツプからなる所謂チップ
・オン・チップのＬＳＩが検討されるようになった。
一方、チップの大きさをウェーハレー、ルまで拡大し、
従来複数のＬＳＩで構成されていた回路を１ＬＳＩに構
成する提案も出て来ているが、この際Ｓこもチップ・オ
ン・チップが検討の対象となる。
従来複数のＬＳＩで構成されていた回路を１ＬＳＩに構
成する提案も出て来ているが、この際Ｓこもチップ・オ
ン・チップが検討の対象となる。
これらのチップ・オン・チップにおいて、二つのチップ
間の回路接続が必須事項であり、特に該チップが大型に
なる場合には、該接続部の位置シこ関する制約の少ない
ことが望まれる。
間の回路接続が必須事項であり、特に該チップが大型に
なる場合には、該接続部の位置シこ関する制約の少ない
ことが望まれる。
〔従来の技術と発明が解決しようとする問題点〕第２図
（Ａ−１）と（Ａ−２）は従来のチップ・オン・チップ
の接続を示した平面図と側断面図である。
（Ａ−１）と（Ａ−２）は従来のチップ・オン・チップ
の接続を示した平面図と側断面図である。
同図において、■は上面に図示されない第一の回路を有
する第一の半導体チップ、２は上面に図示されない第二
の回路を有しチップ１の上に搭載される第二の半導体チ
ップ、３．４は第一と第二の回路とを接続するためそれ
ぞれチップ１．２上において第一、第二の回路に設けら
れた接続パット、５は接続パッド３と４とをボンディン
グにより接続する接続ワイヤである。
する第一の半導体チップ、２は上面に図示されない第二
の回路を有しチップ１の上に搭載される第二の半導体チ
ップ、３．４は第一と第二の回路とを接続するためそれ
ぞれチップ１．２上において第一、第二の回路に設けら
れた接続パット、５は接続パッド３と４とをボンディン
グにより接続する接続ワイヤである。
この構成のチップ・オン・チップの接続においては、一
般に、接続パッド４はチップ２の周辺部に配置され、こ
れとワイヤボンディングにより接続出来るよう、接続パ
ッド３はチップ２の外周部に配置されている。
般に、接続パッド４はチップ２の周辺部に配置され、こ
れとワイヤボンディングにより接続出来るよう、接続パ
ッド３はチップ２の外周部に配置されている。
このことは、接続パット３ないし４の位置を制約するこ
とになり、特にチップ２が大型になる場合、該チップ内
での配線引回しが多くなって面積効率が低下し、然も、
チップ１を常に千ノブ２より大き（せねばならない問題
がある。
とになり、特にチップ２が大型になる場合、該チップ内
での配線引回しが多くなって面積効率が低下し、然も、
チップ１を常に千ノブ２より大き（せねばならない問題
がある。
上記問題点は、−上面に第一の回路を有する第一の半導
体チップの該主面上に、該第一の半導体チップに対向し
ない一生面に第二の回路を有する第二の半導体チップが
配設され、該第一の回路の接続バンドと該第二の回路の
接続パッドとが、該第二のチップに形成され内面に絶縁
膜を４．：ｉえた貫通孔を通して導体により接続されて
なる本発明の半導体装置によって解決される。
体チップの該主面上に、該第一の半導体チップに対向し
ない一生面に第二の回路を有する第二の半導体チップが
配設され、該第一の回路の接続バンドと該第二の回路の
接続パッドとが、該第二のチップに形成され内面に絶縁
膜を４．：ｉえた貫通孔を通して導体により接続されて
なる本発明の半導体装置によって解決される。
上記構成によれば、従来のワイヤボンディングが除去さ
れるので、互いに接続される前記第一と第二の回路の接
続バットは、該第二のチップの周辺部に配置されなくと
もその位置が各チップの前記主面上において一致してい
ればよいので、該接続パッドの位置に関する制約が従来
より減少する。
れるので、互いに接続される前記第一と第二の回路の接
続バットは、該第二のチップの周辺部に配置されなくと
もその位置が各チップの前記主面上において一致してい
ればよいので、該接続パッドの位置に関する制約が従来
より減少する。
このことから、特に該第二のチップが大型である場合、
その内での配線引回しを低；成させて面積効率を上げる
ことが可能になり、然も該第一のチップを該第二のチッ
プより大きくする必要も無（なる。
その内での配線引回しを低；成させて面積効率を上げる
ことが可能になり、然も該第一のチップを該第二のチッ
プより大きくする必要も無（なる。
なお、前記導体は、前記絶縁膜により該第二〇チップの
当該接続バンド以外の部分と絶縁されるので、該第二の
チップの内部を通しても問題ない。
当該接続バンド以外の部分と絶縁されるので、該第二の
チップの内部を通しても問題ない。
以下本発明の一実施例を図により説明する。企図を通し
同一符号は同一対象物を示す。
同一符号は同一対象物を示す。
第１図（Ａ−１）と（Ａ−２）は本発明によるＣｈｉｐ
０ｎＣｈｉｐの接続を示した平面図と側断面図、第１
図（Ｂ）はその接続部の拡大側断面図である。
０ｎＣｈｉｐの接続を示した平面図と側断面図、第１
図（Ｂ）はその接続部の拡大側断面図である。
第１図（Ａ−１） 、（Ａ−２）のそれぞれは、従来の
接続を示した第２図（Ａ−１） 、（Ａ−２）に対応す
る図である。即ち、１ａはチップ１に対応する第一の半
導体チップ、２ａはチップ２にスＩ応する第二の半導体
デツプ、３ａ、４ａばそれぞれ接続パソｌ” ３．４に
対応する接続バンドで、５ａは従来の接続ワイヤ５の代
わりをする接続導体である。
接続を示した第２図（Ａ−１） 、（Ａ−２）に対応す
る図である。即ち、１ａはチップ１に対応する第一の半
導体チップ、２ａはチップ２にスＩ応する第二の半導体
デツプ、３ａ、４ａばそれぞれ接続パソｌ” ３．４に
対応する接続バンドで、５ａは従来の接続ワイヤ５の代
わりをする接続導体である。
接続ハツト３ａと接続パッド４ａ５よ、チップ２ａをチ
ップ１ａ上に搭載し、た際に互いに接続するパット同、
占が上下方向で一致するように配置されており、チップ
２ａに形成されている貫通孔６を通して接抗導体５ ａ
で接続されている。
ップ１ａ上に搭載し、た際に互いに接続するパット同、
占が上下方向で一致するように配置されており、チップ
２ａに形成されている貫通孔６を通して接抗導体５ ａ
で接続されている。
この接続部の詳細は第１図（Ｂ）の如くである。
チップｌａにおける図示されない第一の回路に設けられ
た接続パッド３ａは、例えばアルミニウム（Ａｌ）上に
チタン（Ｔｉ）などのハリャメクルが被着されてなり、
半導体基板１ｂの上にある絶縁膜ｌｃ上に形成されて、
チップ２ａとの間を絶縁する絶縁膜１ｄシこ周辺部が覆
われている。
た接続パッド３ａは、例えばアルミニウム（Ａｌ）上に
チタン（Ｔｉ）などのハリャメクルが被着されてなり、
半導体基板１ｂの上にある絶縁膜ｌｃ上に形成されて、
チップ２ａとの間を絶縁する絶縁膜１ｄシこ周辺部が覆
われている。
チップ２ａは、接続パッド３ａめ露出部に対応ず・ジ位
置に貫通孔６が形成され、図示されない第二の回路に設
けられた接続パッド４ａは、接続パッド３ａと同様に例
えばＡｌ上にＴｉなどのハリャメクルが技着されてなり
、貫通孔６部に開孔４ｂを設シＪて半・４体栽ｉ２ｂの
上にある絶１ｈ ｈ ２ｃ上に形成されてい・５゜貫通
孔６は、基板２ｂに予め明けられた下孔６ｄと下孔６ａ
の内面に被着された絶縁ＩＱ ６１）とからなり、その
内径は凡そφ５０〜１００μｍである。下孔６ａは、例
えばレーザ光照射またはエツチングなどの方法によって
形成可能である。絶縁ＩＱ６ｂは、絶紹、け２ｃと同じ
く例えばルー珪酸ガラス（ＰＳＧ）または二酸１′ヒシ
リコン（ＳｉＯ２）などからなり、厚さが凡そ１μｍ程
度で、例えばＣＶＤ法により絶縁ＩＩＱ２ｃと一緒に形
成されたものである。
置に貫通孔６が形成され、図示されない第二の回路に設
けられた接続パッド４ａは、接続パッド３ａと同様に例
えばＡｌ上にＴｉなどのハリャメクルが技着されてなり
、貫通孔６部に開孔４ｂを設シＪて半・４体栽ｉ２ｂの
上にある絶１ｈ ｈ ２ｃ上に形成されてい・５゜貫通
孔６は、基板２ｂに予め明けられた下孔６ｄと下孔６ａ
の内面に被着された絶縁ＩＱ ６１）とからなり、その
内径は凡そφ５０〜１００μｍである。下孔６ａは、例
えばレーザ光照射またはエツチングなどの方法によって
形成可能である。絶縁ＩＱ６ｂは、絶紹、け２ｃと同じ
く例えばルー珪酸ガラス（ＰＳＧ）または二酸１′ヒシ
リコン（ＳｉＯ２）などからなり、厚さが凡そ１μｍ程
度で、例えばＣＶＤ法により絶縁ＩＩＱ２ｃと一緒に形
成されたものである。
接続導体５ａは、例えばはんだからなり、チップ１ａ上
にチップ２ａを重ねた後、該はんだのプリフォームを貫
通孔６上に載せ加熱して貫通孔６内に流入させ、接続パ
ッド３ａと接続パッド４ａとを接続させたものである。
にチップ２ａを重ねた後、該はんだのプリフォームを貫
通孔６上に載せ加熱して貫通孔６内に流入させ、接続パ
ッド３ａと接続パッド４ａとを接続させたものである。
該はんだは前記バリヤメタルに良く馴染むので、両パッ
ド間の接続は確実なものである。
ド間の接続は確実なものである。
かくして、チップ１ａとチップ２ａとの間の回路接続が
形成される。
形成される。
以上説明したように、本発明の構成によれば、チ・７プ
・オン・チップの半導体装置における両チップ間の回路
接続部の位置に関する制約を従来より減少させることが
出来て、特に上側チップが大型である場合、その内での
配線引回しを低減させて面積効率を上げることが可能に
なり、然も下側チップを上側チップより大きくする必要
も無くなる効果がある。
・オン・チップの半導体装置における両チップ間の回路
接続部の位置に関する制約を従来より減少させることが
出来て、特に上側チップが大型である場合、その内での
配線引回しを低減させて面積効率を上げることが可能に
なり、然も下側チップを上側チップより大きくする必要
も無くなる効果がある。
図面において、
第１図（Ａ４）と（Ａ−２）は本発明によるチップ・オ
ン・チップの接続を示した平面図と側断面図、 第１図（Ｂ）はその接続部の拡大側断面図、第２図（Ａ
−１）と（Ａ−２）は従来のチップ・オン・チップの接
続を示した平面図と側断面図である。 図中において、 １．１ａ、２．２ａは 半導体チップ、 １ｂ、２ｂは基板、 １ｃ、１ｄ、２ｃは絶縁膜、 ３．３ａ、４．４ａは
接続パッド、 ４ｂは４ａの開孔、 ５は接続ワイヤ、５ａは
接続導体、 ６は貫通孔、６ａは６の下孔、
６ｂは６の絶縁膜、を’ｃｈ（’ｈ示Ｊ−・
ｅ剥ニー］ｊ）代理人 弁
理士 松岡宏四部−釜コ・１山阻５
ン・チップの接続を示した平面図と側断面図、 第１図（Ｂ）はその接続部の拡大側断面図、第２図（Ａ
−１）と（Ａ−２）は従来のチップ・オン・チップの接
続を示した平面図と側断面図である。 図中において、 １．１ａ、２．２ａは 半導体チップ、 １ｂ、２ｂは基板、 １ｃ、１ｄ、２ｃは絶縁膜、 ３．３ａ、４．４ａは
接続パッド、 ４ｂは４ａの開孔、 ５は接続ワイヤ、５ａは
接続導体、 ６は貫通孔、６ａは６の下孔、
６ｂは６の絶縁膜、を’ｃｈ（’ｈ示Ｊ−・
ｅ剥ニー］ｊ）代理人 弁
理士 松岡宏四部−釜コ・１山阻５
Claims (1)
- 一主面に第一の回路を有する第一の半導体チップの該
主面上に、該第一の半導体チップに対向しない一主面に
第二の回路を有する第二の半導体チップが配設され、該
第一の回路の接続パッドと該第二の回路の接続パッドと
が、該第二のチップに形成され内面に絶縁膜を備えた貫
通孔を通して導体により接続されてなることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209235A JPS6188546A (ja) | 1984-10-05 | 1984-10-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209235A JPS6188546A (ja) | 1984-10-05 | 1984-10-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6188546A true JPS6188546A (ja) | 1986-05-06 |
Family
ID=16569592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209235A Pending JPS6188546A (ja) | 1984-10-05 | 1984-10-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6188546A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198253A (ja) * | 1987-10-09 | 1989-04-17 | Sharp Corp | 立体型半導体装置の製造方法 |
| JPH01140753A (ja) * | 1987-11-27 | 1989-06-01 | Sharp Corp | 立体型半導体装置の製造方法 |
| EP1439576A2 (en) | 2003-01-15 | 2004-07-21 | Shinko Electric Industries Co., Ltd. | Through hole manufacturing method |
| US7119428B2 (en) | 2004-03-01 | 2006-10-10 | Hitachi, Ltd. | Semiconductor device |
-
1984
- 1984-10-05 JP JP59209235A patent/JPS6188546A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198253A (ja) * | 1987-10-09 | 1989-04-17 | Sharp Corp | 立体型半導体装置の製造方法 |
| JPH01140753A (ja) * | 1987-11-27 | 1989-06-01 | Sharp Corp | 立体型半導体装置の製造方法 |
| EP1439576A2 (en) | 2003-01-15 | 2004-07-21 | Shinko Electric Industries Co., Ltd. | Through hole manufacturing method |
| US6831000B2 (en) | 2003-01-15 | 2004-12-14 | Shinko Electric Industries Co., Ltd. | Semiconductor device manufacturing method |
| US7119428B2 (en) | 2004-03-01 | 2006-10-10 | Hitachi, Ltd. | Semiconductor device |
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