JPH0666433B2 - 電気的にプログラム可能な読出専用メモリ・セル - Google Patents
電気的にプログラム可能な読出専用メモリ・セルInfo
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- JPH0666433B2 JPH0666433B2 JP60500726A JP50072685A JPH0666433B2 JP H0666433 B2 JPH0666433 B2 JP H0666433B2 JP 60500726 A JP60500726 A JP 60500726A JP 50072685 A JP50072685 A JP 50072685A JP H0666433 B2 JPH0666433 B2 JP H0666433B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/491—Antifuses, i.e. interconnections changeable from non-conductive to conductive
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/10—ROM devices comprising bipolar components
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- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 技術分野 この発明は電気的プログラマブル読出専用メモリー・セ
ルに関する。更に、この発明は電気的プログラマブル読
出専用メモリー・セルの製造方法に関する。
ルに関する。更に、この発明は電気的プログラマブル読
出専用メモリー・セルの製造方法に関する。
背景技術 プログラマブル読出専用メモリー（PROM）は縦型ダイオ
ード／バイポーラ・トランジスタ構造を開示している米
国特許第4,403,399号で知られる。この装置は電力の超
高密度領域を発生し、アルミニウム分子の移動をおこし
てブロッキング・ダイオード・ジャンクションを短絡す
ることによってプログラムされる。そのアレイのバイポ
ーラ装置はある電流利得を得ることはできるが、その効
率はブロッキング・ダイオード・ジャンクションを短絡
することに必要な高いプログラミング電流の影響によっ
て悪くなる。それは、そのような高い電流のもとではバ
イポーラ・トランジスタの利得は落ちるからである。エ
ミッタ領域を増加することによって、バイポーラ・トラ
ンジスタから大きな電流を得ることはできる。しかし、
ブロッキング・ダイオードの大きさはエミッタの寸法に
よって決定されるので、大きなダイオードはそれに比例
した大きなプログラミング電流を必要とする。このよう
な構造のため、プログラミング電流の大部分は、周囲の
回路からバイポーラ・トランジスタへ供給されるベース
電流となる。故に、この装置はバイポーラ周辺回路及び
２層の低抵抗結線を持つバイポーラ処理技術を使用する
のに最良である。
ード／バイポーラ・トランジスタ構造を開示している米
国特許第4,403,399号で知られる。この装置は電力の超
高密度領域を発生し、アルミニウム分子の移動をおこし
てブロッキング・ダイオード・ジャンクションを短絡す
ることによってプログラムされる。そのアレイのバイポ
ーラ装置はある電流利得を得ることはできるが、その効
率はブロッキング・ダイオード・ジャンクションを短絡
することに必要な高いプログラミング電流の影響によっ
て悪くなる。それは、そのような高い電流のもとではバ
イポーラ・トランジスタの利得は落ちるからである。エ
ミッタ領域を増加することによって、バイポーラ・トラ
ンジスタから大きな電流を得ることはできる。しかし、
ブロッキング・ダイオードの大きさはエミッタの寸法に
よって決定されるので、大きなダイオードはそれに比例
した大きなプログラミング電流を必要とする。このよう
な構造のため、プログラミング電流の大部分は、周囲の
回路からバイポーラ・トランジスタへ供給されるベース
電流となる。故に、この装置はバイポーラ周辺回路及び
２層の低抵抗結線を持つバイポーラ処理技術を使用する
のに最良である。
PROMは、又タナモト（Tanamoto）ほかがIEEE Transact
ions on Electron Devices（Vol ED−27,No.3,517〜520
頁,1980年３月）に掲載した“高抵抗ポリシリコン抵抗
を使用した新規なMOS PROM"（A Novel MOS PROM Using
Highly Resistive Polysilicon Resistor）から知るこ
とができる。このPROMは縦型“アンチ−フューズ”構造
を利用し、MOS回路のみを含む。“アンチ−フューズ”
とはプログラミング動作の結果、良導電性となる構造を
意味し、不良導電性となる“フューズ”と区別される。
アンチ−フューズは十分に電圧及び電流を供給したとき
に抵抗が際立って減少する高抵抗ポリシリコンから成
る。ポリシリコンの抵抗を下げるに必要な電流は前記装
置のブロッキング・ダイオードを短絡するに必要なもの
より大変低い。その電流が低いのは異なる物理的機構、
すなわち、メモリー・スイッチング現象を使用するから
である。この公知メモリーは電力消費が少い、コストが
安い、処理が簡単である等の利点を有する。縦型アンチ
−フューズ構造を利用するため、横型フューズに比べて
各ビットが占める横方向面積が少くてよい。しかしなが
ら、この装置はそのアレイの各ビットについてMNOSトラ
ンジスタを必要とする。この各セルに使用するMNOSトラ
ンジスタはアンチ−フューズ構造に隣接した個有的横型
装置である。この公知セルはアンチ−フューズが縦型に
あるにも拘わらず、PROMの密度乃至集積度を下げるとい
う欠点を有する。
ions on Electron Devices（Vol ED−27,No.3,517〜520
頁,1980年３月）に掲載した“高抵抗ポリシリコン抵抗
を使用した新規なMOS PROM"（A Novel MOS PROM Using
Highly Resistive Polysilicon Resistor）から知るこ
とができる。このPROMは縦型“アンチ−フューズ”構造
を利用し、MOS回路のみを含む。“アンチ−フューズ”
とはプログラミング動作の結果、良導電性となる構造を
意味し、不良導電性となる“フューズ”と区別される。
アンチ−フューズは十分に電圧及び電流を供給したとき
に抵抗が際立って減少する高抵抗ポリシリコンから成
る。ポリシリコンの抵抗を下げるに必要な電流は前記装
置のブロッキング・ダイオードを短絡するに必要なもの
より大変低い。その電流が低いのは異なる物理的機構、
すなわち、メモリー・スイッチング現象を使用するから
である。この公知メモリーは電力消費が少い、コストが
安い、処理が簡単である等の利点を有する。縦型アンチ
−フューズ構造を利用するため、横型フューズに比べて
各ビットが占める横方向面積が少くてよい。しかしなが
ら、この装置はそのアレイの各ビットについてMNOSトラ
ンジスタを必要とする。この各セルに使用するMNOSトラ
ンジスタはアンチ−フューズ構造に隣接した個有的横型
装置である。この公知セルはアンチ−フューズが縦型に
あるにも拘わらず、PROMの密度乃至集積度を下げるとい
う欠点を有する。
発明の開示 この発明の目的は上記の欠点を除去して集積密度を高く
したままプログラミングに必要な電力消費を相当低減し
た読出専用メモリー・セルを提供することである。
したままプログラミングに必要な電力消費を相当低減し
た読出専用メモリー・セルを提供することである。
従って、この発明は第１導電形の半導体基体と、前記基
体に設けた第２導電形のベース領域及びベース・コンタ
クト領域と、前記ベース領域に設けた前記第１導電形の
エミッタ領域と、前記ベース領域及び前記ベース・コン
タクト領域上に設けられ開口を形成した誘電体層と、前
記エミッタ領域に接するアンドープド・ポリシリコン領
域を含むアンチ−フューズ構造と、前記第１導電形の導
電層と、前記導電層及び前記ベース・コンタクト領域の
ために設けられた導電線とを含み、前記アンチ−フュー
ズ構造は前記誘電体層の一部の上に延びる一定の外郭を
有する電気的プログラマブル読出専用メモリー・セルを
提供する。
体に設けた第２導電形のベース領域及びベース・コンタ
クト領域と、前記ベース領域に設けた前記第１導電形の
エミッタ領域と、前記ベース領域及び前記ベース・コン
タクト領域上に設けられ開口を形成した誘電体層と、前
記エミッタ領域に接するアンドープド・ポリシリコン領
域を含むアンチ−フューズ構造と、前記第１導電形の導
電層と、前記導電層及び前記ベース・コンタクト領域の
ために設けられた導電線とを含み、前記アンチ−フュー
ズ構造は前記誘電体層の一部の上に延びる一定の外郭を
有する電気的プログラマブル読出専用メモリー・セルを
提供する。
更に、この発明のメモリー・セルの利点は高い信頼性と
低い製造コストである。高い信頼性は溶触したフューズ
材料の除去のための穴を設けることなく装置をカバーす
る不動態層を設けることができることから更に高められ
る。
低い製造コストである。高い信頼性は溶触したフューズ
材料の除去のための穴を設けることなく装置をカバーす
る不動態層を設けることができることから更に高められ
る。
この発明は、その他の面によると第１導電形の基体を設
け、前記半導体ウエハに第２導電形のベース領域とそれ
に関連隣接した第２導電形のベース・コンタクト領域と
を形成し、前記ベース領域に第１導電形のエミッタ領域
を形成し、前記エミッタ領域にアンドープド・ポリシリ
コン領域を提供し、前記アンドープド・ドポリシリコン
領域に前記第１導電形の導電層を形成し、前記導電層に
抵抗性接続を施す各工程から成り、前記バイポーラ・ト
ランジスタのエミッタ領域に接続されたプログラマブル
・アンチ−フューズ構造を形成する電気的プログラマブ
ル読出専用メモリー・セルの製造方法を提供する。
け、前記半導体ウエハに第２導電形のベース領域とそれ
に関連隣接した第２導電形のベース・コンタクト領域と
を形成し、前記ベース領域に第１導電形のエミッタ領域
を形成し、前記エミッタ領域にアンドープド・ポリシリ
コン領域を提供し、前記アンドープド・ドポリシリコン
領域に前記第１導電形の導電層を形成し、前記導電層に
抵抗性接続を施す各工程から成り、前記バイポーラ・ト
ランジスタのエミッタ領域に接続されたプログラマブル
・アンチ−フューズ構造を形成する電気的プログラマブ
ル読出専用メモリー・セルの製造方法を提供する。
この発明の好ましい実施例においては、PROMセルはCMOS
装置を持つ共通チップ上に形成される。従って、この発
明による製造方法はCMOS処理技術と互換性があるという
利点を有する。故に、この好ましい実施例はCMOS処理技
術を利用することによって製造することができる高密度
併合縦型フューズ／バイポーラ・トランジスタによって
PROMを製造することにより低コストPROM、低電力消費及
び高信頼性のPROMを得ることができる。
装置を持つ共通チップ上に形成される。従って、この発
明による製造方法はCMOS処理技術と互換性があるという
利点を有する。故に、この好ましい実施例はCMOS処理技
術を利用することによって製造することができる高密度
併合縦型フューズ／バイポーラ・トランジスタによって
PROMを製造することにより低コストPROM、低電力消費及
び高信頼性のPROMを得ることができる。
図面の簡単な説明 次に、下記の添付図面を参照してこの発明の２実施例を
説明する。
説明する。
第１図乃至第８図はこの発明の第１実施例によるメモリ
ー・セル・アレイのうちの１メモリー・セルの製造に用
いられる工程を表わす集積回路素子の断面図である。
ー・セル・アレイのうちの１メモリー・セルの製造に用
いられる工程を表わす集積回路素子の断面図である。
第９図はこの発明の第２実施例の横断面図である。
発明を実施するための最良の形態 第１実施例のPROMはポリシリコン・ゲートCMOS装置（図
に示していない）の普通の構造に作られるということを
理解するべきである。従って、シリコン・ウエハはCMOS
装置であり、夫々のバイポーラ・トランジスタの自己整
列エミッタと組合わされた縦型ポリシリコン・アンチ−
フューズ構造を提供するように製造される。１導電形、
例えばｎ形のシリコン・ウエハは反対導電形、例えばｐ
形の井戸及びｎ形基体領域に製造された縦形npn装置が
設けられる。そのPROMは各エミッタ・ホロワーのセル・
アレイと、アンチ−フューズとして作用しプログラマブ
ル素子を構成する半導体材料のパッドとを持つ。明確に
するために、セル１個のみを図に示す。
に示していない）の普通の構造に作られるということを
理解するべきである。従って、シリコン・ウエハはCMOS
装置であり、夫々のバイポーラ・トランジスタの自己整
列エミッタと組合わされた縦型ポリシリコン・アンチ−
フューズ構造を提供するように製造される。１導電形、
例えばｎ形のシリコン・ウエハは反対導電形、例えばｐ
形の井戸及びｎ形基体領域に製造された縦形npn装置が
設けられる。そのPROMは各エミッタ・ホロワーのセル・
アレイと、アンチ−フューズとして作用しプログラマブ
ル素子を構成する半導体材料のパッドとを持つ。明確に
するために、セル１個のみを図に示す。
第１図は数字20で全体的に指示するウエハを表わし、そ
れはウエハのn+バルク材料23の上に成長されたn-エピタ
キシャル層22の中にあるp+ベース・コンタクト領域21を
含む。ウエハ20をカバーするフィールド酸化物層24はn-
エピタキシャル層22の上であり、ベース・コンタクト領
域21に並べて配置される。ドープされ、パターン化され
たポリシリコン接続電極27はフィールド酸化物層24の上
に形成される。
れはウエハのn+バルク材料23の上に成長されたn-エピタ
キシャル層22の中にあるp+ベース・コンタクト領域21を
含む。ウエハ20をカバーするフィールド酸化物層24はn-
エピタキシャル層22の上であり、ベース・コンタクト領
域21に並べて配置される。ドープされ、パターン化され
たポリシリコン接続電極27はフィールド酸化物層24の上
に形成される。
第１図には示していないが、上記構造は、表に砒素
（n+）ソース／ドレイン注入、アニール及びドライブ・
イン各工程によって形成されCMOS構造のポリシリコン・
ゲートNMOS装置のための自己整列n+ソース／ドレイン領
域と、PMOS装置の領域と、公知のCMOS処理技術によって
砒素注入中マスクされるPROMメモリーセルとを含む。
（n+）ソース／ドレイン注入、アニール及びドライブ・
イン各工程によって形成されCMOS構造のポリシリコン・
ゲートNMOS装置のための自己整列n+ソース／ドレイン領
域と、PMOS装置の領域と、公知のCMOS処理技術によって
砒素注入中マスクされるPROMメモリーセルとを含む。
次に、ブランケット・ベース・イオン注入工程を行って
p-アクティブ・ベース領域28を形成する。そこでウエハ
は約１時間、温度約950℃でアニールされる。それはベ
ース領域28を約0.5ミクロンの深さに拡散する。次に、
ウエハ20の表面はマスクされて、p+ベース・コンタクト
領域と、領域21とCMOS構造に含まれているポリシリコン
・ゲートPMOS装置（図に示していない）のp+ソース／ド
レイン領域のみを露出する。そこで、これら領域は標準
処理に従ってボロンでドープされ、アニールされて第１
図の構造を製造する。
p-アクティブ・ベース領域28を形成する。そこでウエハ
は約１時間、温度約950℃でアニールされる。それはベ
ース領域28を約0.5ミクロンの深さに拡散する。次に、
ウエハ20の表面はマスクされて、p+ベース・コンタクト
領域と、領域21とCMOS構造に含まれているポリシリコン
・ゲートPMOS装置（図に示していない）のp+ソース／ド
レイン領域のみを露出する。そこで、これら領域は標準
処理に従ってボロンでドープされ、アニールされて第１
図の構造を製造する。
第２図に見られるように、酸化物層29はウエハの全表面
上に施される。そこで、酸化物層はエミッタを形成する
p-アクティブ・ベース領域28の領域31のみを露出するよ
うにホトリソグラフ的にマスクされる。そこで、酸化物
29はアクティブ・ベース領域28の表面まで従来方法でエ
ッチングされ、アクティブ・ベース領域上にエミッタ・
コンタクト領域31を形成する。他のバイポーラ・プロセ
スとは異なり、ポリシリコン27及びベース・コンタクト
領域21のような他の構造に対するコンタクト領域はこの
処理時点においてはまだ未決である。そこで、アクティ
ブ・ベース領域28のエミッタ・コンタクト領域31は約80
KeVにおける約５×1015イオン／cm2のドーズを使用して
砒素が注入される。約30分間約920度Ｃでウエハをアニ
ールすると、約0.25ミクロン厚に拡散されたエミッタ32
がアクティブ・ベース領域28に形成される。
上に施される。そこで、酸化物層はエミッタを形成する
p-アクティブ・ベース領域28の領域31のみを露出するよ
うにホトリソグラフ的にマスクされる。そこで、酸化物
29はアクティブ・ベース領域28の表面まで従来方法でエ
ッチングされ、アクティブ・ベース領域上にエミッタ・
コンタクト領域31を形成する。他のバイポーラ・プロセ
スとは異なり、ポリシリコン27及びベース・コンタクト
領域21のような他の構造に対するコンタクト領域はこの
処理時点においてはまだ未決である。そこで、アクティ
ブ・ベース領域28のエミッタ・コンタクト領域31は約80
KeVにおける約５×1015イオン／cm2のドーズを使用して
砒素が注入される。約30分間約920度Ｃでウエハをアニ
ールすると、約0.25ミクロン厚に拡散されたエミッタ32
がアクティブ・ベース領域28に形成される。
次に、第３図において、フューズ材料を供給するため
に、ウエハ20の表面全域にアンドープド・ポリシリコン
層33をデポジットする。次に、約40KeVの約1015イオン
／cm2のドーズを使用して、アンドープド・ポリシリコ
ン層33の表面を砒素で注入ドープし、約0.25ミクロン厚
のn+導電層34を形成する。エミッタ・コンタクト領域31
上の領域36がホトリソグラフ・マスクされて、ポリシリ
コン層の露出部分をエッチングし、第４図のようなポリ
シリコンのパッド37が残る。
に、ウエハ20の表面全域にアンドープド・ポリシリコン
層33をデポジットする。次に、約40KeVの約1015イオン
／cm2のドーズを使用して、アンドープド・ポリシリコ
ン層33の表面を砒素で注入ドープし、約0.25ミクロン厚
のn+導電層34を形成する。エミッタ・コンタクト領域31
上の領域36がホトリソグラフ・マスクされて、ポリシリ
コン層の露出部分をエッチングし、第４図のようなポリ
シリコンのパッド37が残る。
第５図に見られるように、約0.5ミクロンの二酸化シリ
コン38がウエハ20全体の上に均一にデポジットされてパ
ッド37の端部を保護する。そこで、二酸化シリコン層38
はウエハ20に対して通常行われる異方性ドライ・プラズ
マ・エッチングでエッチングされ、パッド37の外周端41
に当る酸化物39のデポジットがそこに残る（第６図）。
この現像はパッド37の端部に隣り合う領域の酸化物層38
は他の場所の酸化物に比べて厚さが２倍であることに帰
因する。酸化物は横方向にエッチングされないから、デ
ポジット39はそのエッチングの後も残る。この側壁酸化
物はこの発明にとって本質的なものではないが、装置の
完全性及び歩どまりの改善に望ましい処理工程であろ
う。
コン38がウエハ20全体の上に均一にデポジットされてパ
ッド37の端部を保護する。そこで、二酸化シリコン層38
はウエハ20に対して通常行われる異方性ドライ・プラズ
マ・エッチングでエッチングされ、パッド37の外周端41
に当る酸化物39のデポジットがそこに残る（第６図）。
この現像はパッド37の端部に隣り合う領域の酸化物層38
は他の場所の酸化物に比べて厚さが２倍であることに帰
因する。酸化物は横方向にエッチングされないから、デ
ポジット39はそのエッチングの後も残る。この側壁酸化
物はこの発明にとって本質的なものではないが、装置の
完全性及び歩どまりの改善に望ましい処理工程であろ
う。
次に、ウエハ10は酸化気中で短時間低温でアニールさ
れ、ドープド・ポリ34上に約100Å厚の酸化物を成長
し、コンタクト・バリヤ酸化物層42を形成する（第６
図）。この短時間低温アニールは層34から隣の層37に砒
素を拡散し過ぎることなく、酸化物層42を形成する。適
切なアニールは２時間750℃でよいが、最初の数分間は
酸化気中で行う。
れ、ドープド・ポリ34上に約100Å厚の酸化物を成長
し、コンタクト・バリヤ酸化物層42を形成する（第６
図）。この短時間低温アニールは層34から隣の層37に砒
素を拡散し過ぎることなく、酸化物層42を形成する。適
切なアニールは２時間750℃でよいが、最初の数分間は
酸化気中で行う。
次に、第７図を見ると、アニール工程の後に標準CMOS処
理を利用して酸化物層29を貫通し、夫々ベース・コンタ
クト領域21及びポリシリコン接続線27までコンタクト領
域43,44を開口する。コンタクトは、又この図に示して
いないCMOS装置p+及びn+拡散領域まで開口される。
理を利用して酸化物層29を貫通し、夫々ベース・コンタ
クト領域21及びポリシリコン接続線27までコンタクト領
域43,44を開口する。コンタクトは、又この図に示して
いないCMOS装置p+及びn+拡散領域まで開口される。
第８図において、夫々フューズ・パッド37、ベース・コ
ンタクト領域21及びポリシリコン接続27に対し、ウエハ
20の上に金属層をデポジットし、領域53,54から希望し
ない金属をエッチングで除去し、標準ホトリソグラフ技
術を使用して希望する接続を分離することによって電気
接続50,51及び52が形成される。コンタクト50とポリシ
リコン・フューズ・パッド37との間の薄い酸化物バリヤ
層42は低温アニールド・フューズを設けてコンタクト5
1,52の合金中における金属溶解作用を最小にする。
ンタクト領域21及びポリシリコン接続27に対し、ウエハ
20の上に金属層をデポジットし、領域53,54から希望し
ない金属をエッチングで除去し、標準ホトリソグラフ技
術を使用して希望する接続を分離することによって電気
接続50,51及び52が形成される。コンタクト50とポリシ
リコン・フューズ・パッド37との間の薄い酸化物バリヤ
層42は低温アニールド・フューズを設けてコンタクト5
1,52の合金中における金属溶解作用を最小にする。
次に、第９図のこの発明の他の実施例において、第７図
の工程の後、酸化物層42が除去され、タングステン層59
がフューズ・パッド37上に選択的にデポジットされ（側
壁酸化物39と共に又はそうでなく）、ベース21のコンタ
クト面43,44及び接続27に夫々デポジットされる。250乃
至1000Å厚のタングステン層59は50,51,52を使用した後
の金属化のためのコンタクト・バリヤ層を提供する。
の工程の後、酸化物層42が除去され、タングステン層59
がフューズ・パッド37上に選択的にデポジットされ（側
壁酸化物39と共に又はそうでなく）、ベース21のコンタ
クト面43,44及び接続27に夫々デポジットされる。250乃
至1000Å厚のタングステン層59は50,51,52を使用した後
の金属化のためのコンタクト・バリヤ層を提供する。
ウエハ20が完成した後、パシベーション層をデポジット
する。しかし、縦型アンチ−フューズ領域上のパシベー
ション層における開口は要求されない（それは横型ポリ
シリコン・フューズの装置に要求される）。それはこの
PROMのプログラム中に、フューズ・パッド37から材料が
放散しないからである。
する。しかし、縦型アンチ−フューズ領域上のパシベー
ション層における開口は要求されない（それは横型ポリ
シリコン・フューズの装置に要求される）。それはこの
PROMのプログラム中に、フューズ・パッド37から材料が
放散しないからである。
以上の説明はCMOS装置についてマージド縦型フューズ／
バイポーラ・トランジスタを提供するものである。アン
ドープド・ポリシリコン層37は共通コレクタNPNバイポ
ーラ・トランジスタのエミッタ32に形成された“アンチ
−フューズ”として作用して、独特な高密度の電気的プ
ログラマブル・シングル・トランジスタ・メモリー・セ
ルを形成する。縦型積載構造のメモリー・セルもCMOS周
辺回路のコスト効率及び電力の利点を受けることができ
る。
バイポーラ・トランジスタを提供するものである。アン
ドープド・ポリシリコン層37は共通コレクタNPNバイポ
ーラ・トランジスタのエミッタ32に形成された“アンチ
−フューズ”として作用して、独特な高密度の電気的プ
ログラマブル・シングル・トランジスタ・メモリー・セ
ルを形成する。縦型積載構造のメモリー・セルもCMOS周
辺回路のコスト効率及び電力の利点を受けることができ
る。
第８図の実施例について、アンチ−フューズはNPNバイ
ポーラ・トランジスタに適当な電圧を与えて金属接続50
と拡散エミッタ32との間に導通路を形成することによっ
てプログラムされる。例えば、拡散エミッタ32と接続50
との間の公称数メグオームの抵抗は１乃至２マイクロ秒
間、１乃至３ミリアンペアの電流を流すことによって、
数千オームの程度にまで減少することができる。これら
のプログラミング状態はコレクタ領域22に公称13ボルト
・バイアスを接続し、金属接続50を接地し、金属51によ
って拡散ベース21に公称13ボルトを供給することによっ
て、第８図の装置に課すことができる。NPNトランジス
タを通る電流の大きさを制御することによって、ベース
電流は約100マイクロアンペアまで制限される。
ポーラ・トランジスタに適当な電圧を与えて金属接続50
と拡散エミッタ32との間に導通路を形成することによっ
てプログラムされる。例えば、拡散エミッタ32と接続50
との間の公称数メグオームの抵抗は１乃至２マイクロ秒
間、１乃至３ミリアンペアの電流を流すことによって、
数千オームの程度にまで減少することができる。これら
のプログラミング状態はコレクタ領域22に公称13ボルト
・バイアスを接続し、金属接続50を接地し、金属51によ
って拡散ベース21に公称13ボルトを供給することによっ
て、第８図の装置に課すことができる。NPNトランジス
タを通る電流の大きさを制御することによって、ベース
電流は約100マイクロアンペアまで制限される。
拡散エミッタ32と金属50との間に導通路が形成される正
確な機構はまだ十分理解されていないが、ポリシリコン
層37は次の２つの変化を受けるということはわかる。第
１に、拡散エミッタ32の上の領域のポリシリコンの粒状
構造はプログラミング中、より大きな個々の粒状の１つ
に再形成される。第２に、ｎ形ドーパントがエミッタ領
域32及びドープド・ポリシリコン34から拡散して、先の
アンドープド・ポリシリコン37を通して導通路を形成す
る。中間バリヤ酸化物層42の二酸化シリコンは単結晶シ
リコン34の上面の低い誘電完全性及び荒々しさの故に、
アンチ−フューズのプログラミングに対して最少の影響
を有する。第９図の代替実施例において、中間バリヤ酸
化物層42は完全省略されているということに注意するべ
きである。
確な機構はまだ十分理解されていないが、ポリシリコン
層37は次の２つの変化を受けるということはわかる。第
１に、拡散エミッタ32の上の領域のポリシリコンの粒状
構造はプログラミング中、より大きな個々の粒状の１つ
に再形成される。第２に、ｎ形ドーパントがエミッタ領
域32及びドープド・ポリシリコン34から拡散して、先の
アンドープド・ポリシリコン37を通して導通路を形成す
る。中間バリヤ酸化物層42の二酸化シリコンは単結晶シ
リコン34の上面の低い誘電完全性及び荒々しさの故に、
アンチ−フューズのプログラミングに対して最少の影響
を有する。第９図の代替実施例において、中間バリヤ酸
化物層42は完全省略されているということに注意するべ
きである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (56)参考文献 特開 昭58−182866（ＪＰ，Ａ) 特開 昭55−38016（ＪＰ，Ａ) 特開 昭60−21564（ＪＰ，Ａ) 特開 昭60−25270（ＪＰ，Ａ)
Claims (2)
- 【請求項１】CMOSデバイスと同一基体上に形成される電
気的にプログラム可能な読出専用メモリ・セルであっ
て、 第１導電型の半導体基体（22、23）上に形成された第２
導電型のベース領域（28）及びベース・コンタクト領域
（21）と、 前記ベース領域（28）内に形成された前記第１導電型の
エミッタ領域（32）と、 前記ベース領域（28）及び前記ベース・コンタクト領域
（21）を覆い、該領域上にそれぞれの開口部を形成する
誘電体層（29）と、 前記エミッタ領域（32）上に形成される非ドープのポリ
シリコン層（37）であって、該ポリシリコン層（37）は
前記エミッタ領域（32）上に形成さた前記開口部とその
周辺領域を覆うべく画成された外周を有し、 前記ポリシリコン層（37）に形成された第１導電型の導
電層（34）と、 前記導電層（34）上に形成された中間バリア酸化物層
（42）と、 前記中間バリア酸化物層（42）及び前記ベース・コンタ
クト領域（21）上に設けた導電接続層（50、51）、から
なり、 以て、プログラム電流の供給により前記ポリシリコン層
（37）は低抵抗の縦型アンチ・ヒューズを形成すること
となるシングル・トランジスタ構造の電気的にプログラ
ム可能な読出専用メモリー・セル。 - 【請求項２】前記ポリシリコン層は、その周囲に接する
保護用酸化物領域（39）を有する特許請求の範囲第１項
の電気的にプログラム可能な読出専用メモリ・セル。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US57833384A | 1984-02-09 | 1984-02-09 | |
| US578333 | 1984-02-09 | ||
| PCT/US1985/000173 WO1985003599A1 (en) | 1984-02-09 | 1985-02-04 | Programmable read-only memory cell and method of fabrication |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61501180A JPS61501180A (ja) | 1986-06-12 |
| JPH0666433B2 true JPH0666433B2 (ja) | 1994-08-24 |
Family
ID=24312419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60500726A Expired - Lifetime JPH0666433B2 (ja) | 1984-02-09 | 1985-02-04 | 電気的にプログラム可能な読出専用メモリ・セル |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0172193B1 (ja) |
| JP (1) | JPH0666433B2 (ja) |
| DE (1) | DE3569636D1 (ja) |
| WO (1) | WO1985003599A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010145176A (ja) * | 2008-12-17 | 2010-07-01 | Denso Corp | 半導体装置およびその製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2222024B (en) * | 1988-08-18 | 1992-02-19 | Stc Plc | Improvements in integrated circuits |
| US4914055A (en) * | 1989-08-24 | 1990-04-03 | Advanced Micro Devices, Inc. | Semiconductor antifuse structure and method |
| US5552627A (en) * | 1990-04-12 | 1996-09-03 | Actel Corporation | Electrically programmable antifuse incorporating dielectric and amorphous silicon interlayers |
| US5404029A (en) * | 1990-04-12 | 1995-04-04 | Actel Corporation | Electrically programmable antifuse element |
| US5130777A (en) * | 1991-01-04 | 1992-07-14 | Actel Corporation | Apparatus for improving antifuse programming yield and reducing antifuse programming time |
| EP0509631A1 (en) * | 1991-04-18 | 1992-10-21 | Actel Corporation | Antifuses having minimum areas |
| WO1993005514A1 (en) * | 1991-09-04 | 1993-03-18 | Vlsi Technology, Inc. | Anti-fuse structures and methods for making same |
| US5550404A (en) * | 1993-05-20 | 1996-08-27 | Actel Corporation | Electrically programmable antifuse having stair aperture |
| JP3475634B2 (ja) * | 1996-01-24 | 2003-12-08 | ソニー株式会社 | ツェナーダイオードおよびその製造方法 |
| US5909049A (en) | 1997-02-11 | 1999-06-01 | Actel Corporation | Antifuse programmed PROM cell |
| US5920771A (en) * | 1997-03-17 | 1999-07-06 | Gennum Corporation | Method of making antifuse based on silicided single polysilicon bipolar transistor |
| US6218722B1 (en) | 1997-02-14 | 2001-04-17 | Gennum Corporation | Antifuse based on silicided polysilicon bipolar transistor |
| WO1998036453A1 (en) * | 1997-02-14 | 1998-08-20 | Gennum Corporation | Antifuse based on silicided polysilicon bipolar transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182866A (ja) * | 1982-04-21 | 1983-10-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6021564A (ja) * | 1983-07-15 | 1985-02-02 | Hitachi Ltd | 電極形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1469814A (en) * | 1973-04-26 | 1977-04-06 | Energy Conversion Devices Inc | Solid state electronic device and circuit therefor |
| DE2551035C3 (de) * | 1974-11-14 | 1981-08-27 | Energy Conversion Devices Inc., 48084 Troy, Mich. | Logische Schaltung in Festkörpertechnik |
| JPS5267532A (en) * | 1975-12-03 | 1977-06-04 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory unit |
-
1985
- 1985-02-04 JP JP60500726A patent/JPH0666433B2/ja not_active Expired - Lifetime
- 1985-02-04 EP EP85900935A patent/EP0172193B1/en not_active Expired
- 1985-02-04 WO PCT/US1985/000173 patent/WO1985003599A1/en not_active Ceased
- 1985-02-04 DE DE8585900935T patent/DE3569636D1/de not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182866A (ja) * | 1982-04-21 | 1983-10-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6021564A (ja) * | 1983-07-15 | 1985-02-02 | Hitachi Ltd | 電極形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010145176A (ja) * | 2008-12-17 | 2010-07-01 | Denso Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0172193B1 (en) | 1989-04-19 |
| EP0172193A1 (en) | 1986-02-26 |
| WO1985003599A1 (en) | 1985-08-15 |
| DE3569636D1 (en) | 1989-05-24 |
| JPS61501180A (ja) | 1986-06-12 |
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