JPH0666475B2 - フローティング・ゲート・メモリ・セルをプログラムする方法 - Google Patents

フローティング・ゲート・メモリ・セルをプログラムする方法

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JPH0666475B2
JPH0666475B2 JP17846885A JP17846885A JPH0666475B2 JP H0666475 B2 JPH0666475 B2 JP H0666475B2 JP 17846885 A JP17846885 A JP 17846885A JP 17846885 A JP17846885 A JP 17846885A JP H0666475 B2 JPH0666475 B2 JP H0666475B2
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Description

【発明の詳細な説明】 産業上の利用分野 この発明は半導体装置、更に具体的に云えば、電気的に
消去し得るプログラム可能な読出専用メモリ（EEPROM）
装置をプログラムする方法に関する。
従来の技術及び問題点 制御されていない又は正しく制御されていないプログラ
ミング電圧（Vpp）パルスは、トンネル酸化物に過度の
負担をかけることにより、EEPROMの信頼性を低下させる
ことがある。最初は急速に上昇し、その後は徐々に最大
値に近づく波形を発生するRC時定数回路を使うことによ
り、最大Vppを制御すると共にVpPの増加率を変えること
が提案されている。この方法は、IEEEジヤーナル・オブ
・ソリツド・ステート・サーキツツ誌1983年10月号、第
532頁乃至第538頁所載のオトー他の論文に記載されてい
る。
オトー他の論文には、RC時定数に従つて時間と共に減少
する勾配を持つVpp電圧を発生するRC回路を用いること
により、EEPROMセルをプログラミングする為に使われる
高圧を調整する回路が記載されている。これは、最適の
パルス形にはならず、単に近似にすぎない。最大電界Ｅ
及びプログラム・パルスの傾斜速度を別々に制御するこ
とは出来ない。更に、Vppパルスを強制的にRC曲線に追
従させる為に使われるフイードバツクは、わざとプロセ
スに無関係にしてある。この為、製造時に比較電圧を調
整する為に、多重プローブ試験部で（レーザ等を用い
て）調整することが必要である。
問題点を解決する為の手段及び作用 この発明の主な目的は、EEPROMをプログラムする改良さ
れた方法を提供することである。別の目的は、トンネル
発生区域に於ける酸化物に過度の負担が加わるのを避け
ながらも、最適のプログラミング速度を発生し、且つ電
源電圧、閾値電圧、温度等の変化を考慮に入れる様に制
御した形で、EEPROMのプログラミングに使われるVpp電
圧を制御する方法を提供することである。
この発明の１実施例では、フローテイング・ゲートを持
つ電気的に消去し得るプログラム可能な読出専用メモリ
・セルがフローテイング・ゲートと基板の間の薄い酸化
物（誘電体）区域にわたつて高い電圧を加えることによ
り、プログラムされ又は消去される。この高い電圧によ
つてトンネル現象が起る。薄い酸化物を過大な負担から
保護し長寿命化を図る為、最大電界がプログラミング電
圧Vppの複傾斜波形によつて制御される。この複傾斜電
圧Vppの勾配及び変化点の値は、閾値電圧、電源電圧等
のプロセス上の変動に応答するフイードバツク装置によ
つて選択される。
この発明に特有と考えられる新規な特徴は特許請求の範
囲に記載してあるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から最
もよく理解されよう。
実施例 第１図、第２図及び第3A図乃至第3E図には、この発明の
複傾斜プログラミング方法を利用することが出来る電気
的に消去し得るプログラム可能な読出専用メモリ（EEPR
OM）・セルが示されている。このセルは、片側にある読
取トランジスタ11と直列に接続されるフローテイング・
ゲート・メモリ・トランジスタ10と、反対側にある書込
みトランジスタ13と直列に接続される書込み／消去装置
12（実際にはトンネル・ダイオード）とで構成されてい
る。勿論、このセルは同じ様なセルの行及び列から成る
アレーの一部分であり、このアレーは、１ブロツクあた
り128×32個のセル、即ち128行及び32列を持つ８ブロツ
クとして区切られた32K個のセルを持つていて、バイト
幅の出力を発生する。各セルが金属の読取線14及び金属
の書込み線15を持つている。これらの読取線及び書込み
線が１列の中の全てのセルに接続されている。センス線
16及び行線17が、第２レベルのポリシリコンで構成され
ていて、１行の中の全てのセルに共通である。フローテ
イング・ゲート・セグメント18が第１レベルのポリシリ
コンで構成されていて、メモリ・トランジスタ10に対す
るフローテイング・ゲート19と薄い酸化物区域21にでき
るトンネル・ダイオード12の書込み／消去電極20とを含
む。センス線16がメモリ・トランジスタ10に対する制御
ゲート22及び装置12の上側制御極板23を形成する。メモ
リ・トランジスタ10はＮ＋ドレイン領域24を持つと共
に、トランジスタ11のドレインの一体のＮ＋ソース領域
25を持つている。ドレイン24が金属シリコン間接点26で
読取線14に接続される。トランジスタ11のＮ＋ソース領
域27及びトランジスタ13のＮ＋ソース領域28が共に金属
シリコン間接点29で金属の書込み線15に接続されてい
る。ポリシリコンの行線17がＮチヤンネル・エンハンス
メント形トランジスタ11、13の夫々ゲート30、31を形成
する。トランジスタ13のＮ＋ドレイン領域32がＮ−陰極
領域33に結合され、これがトンネル・ダイオード12の陰
極を形成している。
第3A図乃至第3E図に見られる様に、メモリ・トランジス
タ10はゲート酸化物層34を持ち、これは厚さ約100Åで
ある装置12の薄い酸化物区域21に較べて、一層厚手であ
り、大体500Åである。装置12は、トンネル・ダイオー
ドとして動作する。その上側極板23及びＮ−領域33の間
の電圧が正又は負の約20vのレベルである時、電界が薄
い酸化物区域に集中し、100Åの酸化物区域21にできる
この電界は、高い電圧の極性に応じて、領域33からフロ
ーテイング・ゲート20へ、又はフローテイング・ゲート
20から領域33への電子のトンネル現象を起すのに十分な
状態になる。極板20と基板の間の一層厚手の酸化物（約
500Å）では重大なトンネル現象が起こることはない。
このセルがＰ形シリコン基板40内に、又はCMOS装置の一
部分として、Ｐ形基板のＰ形井戸の中に形成される。熱
成長させた厚いフイールド酸化物の層41が基板の面上の
トランジスタ区域を取囲み、素子間分離を提供する。普
通、Ｐ＋チヤンネル・ストツパ領域（図示せず）がフイ
ールド酸化物41の全ての区域の下に形成される。第１レ
ベルの多結晶シリコンのセグメント18が酸化物コーテイ
ング42により、第２レベルのポリシリコン・ストリツプ
16から絶縁されている。酸化物コーテイング42はデポジ
ツトとしてもよいし熱成長させてもよいし、或いはその
両方を幾らかづつ行なつてもよい。金属の線14、15が、
デポジツトした厚い酸化物又は燐珪酸塩うわぐすり層44
により、第２レベルのポリシリコンの線16、17から絶縁
される。
装置12が非常に薄いゲート酸化物区域21を持つことを別
にすると、第１図及び第3A図乃至第3E図の装置を作る方
法は、ウオールに付与された米国特許第4,112,509号、
マツケロイに付与された同第4,122,544号又はラオに付
与された同第4,388,121号（何れもテキサス・インスツ
ルメンツ社に譲渡されている）に記載された２重レベル
・ポリシリコン・プロセスと非常によく似ている。これ
らは、この明細書中で参考として用いる。
厚いフイールド酸化物41を成長させ且つ500Åの酸化物3
5が所定位置に出来た後に、トンネル・ダイオード12が
形成される。写真製版のマスク工程が領域33を画定し、
イオンの打込みを実施して、フオトレジストをマスクと
して用いてこのＮ−領域を作る。その後、このマスクを
使つてＮ−打込み領域33の上の酸化物35を除去する。こ
の領域の上に非常に薄い酸化物区域21を成長させ、次に
第１レベルのポリシリコンをデポジツトし、パターンを
定めて、電極20を残す。酸化物42を第１レベルのポリシ
リコンの上に成長させ、これによつてＮ−領域33の上の
露出部分の上の酸化物も厚手になる。第２レベルのポリ
シリコンをデポジツトしてパターンを定め、次にＮ＋ソ
ース／ドレインの打込みを行うことにより、第２レベル
のポリシリコンをセルフ・アライメントのマスクとして
使つて、領域24、25、27、28、32が作られる。
読取、書込み及び消去の３つの状態について、第１図、
第２図及び第3A図乃至第3E図のセルの動作を説明する。
読取動作では、メモリ装置は直流＋5vの標準的なVdd電
源のみを用いて動作する。書込み及び消去動作では、約
＋20vの高い電圧レベルVppも用いられ、この電圧は、こ
の発明に従つて制御される。
読取動作を開始するには、読取線14をVddにプリチヤー
ジし、書込み線15をVss（アース）に接続する。（１）
この行が、行線17が高レベルになつてVddになり、トラ
ンジスタ11をターンオンすることによつて選択される場
合、及び（２）メモリ・トランジスタ10のフローテイン
グ・ゲート19が放電状態にあつて、制御ゲート22のVdd
電圧がこのトランジスタのチヤンネル区域をターンオン
することが出来るような場合にだけ、この読取線14がト
ランジスタ10、11を介してVssに放電することが出来
る。読取動作の間、センス線16は約＋2vに保たれる。こ
れはフローテイング・ゲートのプリチヤージレベル及び
デイスチヤージレベルの大体中間の値である。センス・
アンプ又はデータ出力バツフアが、線14がVddのプリチ
ヤージ・レベルにとゞまるか或いはVssに向つて放電し
ているかを検出し、かくして出力データ・ビツトを発生
する。読取の間、トンネル・ダイオード装置12は何の作
用もない。この装置にかかる電圧は、トンネル作用が起
る程高くない。
書込み動作では、センス線16及び行線17の両方にVpp電
圧が印加される。このVpp電圧は、後で説明する様に相
異なる２種類の速度で上向きの傾斜で増加する。選ばれ
た書込み線15がVssに結合され、この為、ダイオード12
のＮ−「陰極」領域33はVssとなる。トランジスタ11及
び13は、そのゲートにVppが印加されているので、電圧
降下がゼロである。極板23とＮ−領域33の間の薄い酸化
物区域21にわたつて高い電圧が存在し、この電界によ
り、領域33から上向きに極板23に向つて電子が流れる向
きのトンネル現象が起こし、この為フローテイング・ゲ
ートに電荷が集まる。ゲートの充電は自己制限作用があ
る。負の負荷が積成するにつれて、電界が弱まり、トン
ネル現象が減少する。
消去動作では、センス線16及び書込み線15の電圧が逆転
する他は、今述べた書込み動作の状態と同じである。書
込みでは、センス線16がアースされ、書込み線15をVpp
レベルまで（後で説明する様な傾斜で）引き上げる。薄
い酸化物区域21でトンネル現象が起るが、この場合、電
子がフローテイング・ゲート18から取去られ、前に１が
書込まれていたセルが消去される。
この発明では、書込み及び消去動作に使われるVpp電圧
が、第４図に示す様に、時間の関数として変更される。
電圧Vppは、３つの別異の部分51、52、53を持つパルス
波形50を有する。１サイクルの最初の部分51で、電圧Vp
pを点54まで急速に上昇させる。点54は、トンネル・ダ
イオードの薄い酸化物21を横切る電界の強度を制限する
様に選ばれる。この電界が波形55で示されており、Vpp
が急峻な勾配を示す区域51にある間、線の寄生静電容量
が充電されるにつれて、波形55は、Vppと共に急速に上
昇することが判る。サイクルのこの部分に於けるVppの
典型的な傾斜率は約0.1v／マイクロ秒である。この例で
はVppが約＋16vに達すると、薄い酸化物21を横切る電界
は、約9.5MV／cm（メガボルト／センチメートル）の許
容し得る最高レベルに達する。このレベルを越えると、
装置の寿命が短くなる。即ち、装置が耐えて、許容し得
る仕様の範囲内で依然として作用し得る書込み／消去サ
イクルの数が減少する。従つて、Vppパルス発生器が点5
4で傾斜率を約0.005乃至0.01v／マイクロ秒、即ち１／1
0又はそれ以下に急速に変える。部分52に於けるこの傾
斜率は、曲線の56として示した区域の時間の間、薄い酸
化物を横切る電界Ｅが維持される様に選ばれ、この間、
Vppの増加が、遮蔽効果によつて薄い酸化物区域に於て
電圧を充電するトンネル作用によつて補償される。Vpp
電圧が例えば＋20vの最大レベルに達すると、再び勾配
は変更され、パルスは部分53で平坦なまゝで続く。陰極
33に対するフローテイング・ゲート20の電圧は第４図の
曲線57に従つて変化する。この曲線は、ゼロから出発し
て、Vppが高レベルに達するまでは平坦であり、その後V
ppが傾斜部分52に移つて電界Ｅが部分56の最高に達する
間、最大の勾配で変化し、その後、Vppの勾配がゼロに
なつてＥが減少し始める時、平坦になる。フローテイン
グ・ゲートの電圧レベルの変化量が約‐3.1vで平坦にな
るから、Vppパルスは約２又は３ミリ秒で終了してもよ
い。
Ｅが約9.5MV／cmのレベルに達するまでは、薄い酸化物
の何の害も及ぼさないので、寄生静電容量を充電するの
に必要なトランジスタの規模の限界内で、部分51に於け
るVppの傾斜率は出来るだけ高いものが選ばれる。この
為、Vpp電圧も急速に高くすることが出来、プログラム
時間が短くなる。部分52の勾配は電界Ｅをその最大値に
保ち、それ以上高くしない様に選ぶ。こゝでの勾配が低
すぎると、プログラム時間が不必要に長くなるが、高く
しすぎると、装置の寿命が短くなる。プロセス及び材料
の制約である酸化物、接合等の種々の絶縁降伏レベル等
から考えて、約＋20vのVppの最大レベルを選んだ。
所定のチツプの中で使われるVppを制御する調整回路が
第５図に示されている。プロセスの変動の為、ブレーク
点は特定の装置に合せて調整することが必要である。こ
の電圧調整回路は電圧増倍器60を用いており、この増倍
器の入力61にクロツク・パルスが印加され、線62に電圧
出力を発生する。この線が、EEPROMの標準的な構成に従
つて、デコーダを介してセンス線16、行線17及び／又は
書込み線15に選択的に接続される。増倍器60は標準的な
構成を持つ２相キヤパシタ／ダイオード回路網である。
線62の電圧Vppの出力が、線61から入る増倍器に対する
パルス入力の数に直接的に関係を持ち、勾配はパルス周
波数の関数で示される。マルチプレクサ63が３種類の入
力Ａ、Ｂ及びＣを選択する。入力Ａは基板ポンプとして
使われる形式のチツプ上の発振器64から来るものであ
り、入力Ｂは割算器65から来る。この割算器で、クロツ
クは例えば1:14で除して、勾配を第４図の部分51の勾配
から部分52の勾配に変える。入力Ｃはアースである。即
ち、周波数ゼロであり、この入力は曲線の部分53で、増
倍器の出力がVpp線62を最大電圧、例えば＋20vまで充電
した時に使われる。マルチプレクサ回路が差分検出器67
から第１の入力66を受取る。差分検出器67は基準電圧Vr
ef-1を発生する第１の分圧器の出力に対する線68上の検
出電界電圧に応答する。分圧器69は内部のVdd電源との
間に接続された直列接続のトランジスタ列であり、この
為、温度、プロセス上の変動及びVddの変化に追従す
る。線68の検出電界電圧は検出器70で発生される。この
検出器は第１図乃至第３図のセルと同じ様に構成された
容量性分圧器であるが、ポリシリコン１からポリシリコ
ン２への結合面積がずつと小さい。Vpp電圧が、セルと
同じ様にポリシリコン２に印加され、ポリシリコン１の
電圧（フローテイング・ゲートと同様）が、差分比較器
67によつて基準値Vref−１と比較される出力68である。
この検出器はメモリ・セルと同じプロセスによつて製造
されるから、これは酸化物の厚さの様なプロセス変動に
追従する。静電容量比が一層小さいことは、トンネル発
生酸化物に対する電界Ｅを一層小さくすることにより、
電界検出器70内の薄い酸化物を保存する助けとなる。検
出器はことごとくの書込み／消去サイクルの間動作する
ので、これは重要なことである。マルチプレクサ63に対
する他方の入力71は第２の差分比較器72から来る。この
比較器も、Vppの最大値の一定の比が得られる様に定め
られた別の分圧器73からの第２の基準電圧Vref−２に対
する線68上の検出Vppに応答する。Vppパルスを発生する
１サイクルの初めにVppはVddレベルにあり、線68の検出
Vppは比較器67、72の両方の変化点より低い。この為、
マルチプレクサに対する入力66及び71により、全周波数
のクロツクであるＡ入力がマルチプレクサに印加され、
この為、Vpp電圧はその最大の傾斜率で上向きの傾斜で
増加する。即ち波形の部分51である。最初のトリツプ点
に達すると、比較器67がマルチプレクサ63に対する入力
を発生し、除算した入力Ｂが増倍器に結合される結果、
部分52の一層低い傾斜速度になる。その後、２番目の変
化点に達すると、入力71がマルチプレクサに入力Ｃを選
択させ、増倍器にはパルスが結合されず、出力Vppは部
分53で一定にとゞまる。この後Vppが所望の最大値より
下に減衰すると、比較器72がそれを感知し、入力Ｂから
のパルスが再び印加されて、レベルを引戻す。
この発明を実施例について説明したが、この説明はこの
発明を制約するつもりはない。当業者には、以上の説明
から、この実施例の種々の変更並びにこの発明のその他
の実施例が容易に考えられよう。従つて、特許請求の範
囲は、この発明の範囲内に含まれる全ての変更又は実施
例を包括するものであることを承知されたい。
【図面の簡単な説明】
第１図はこの発明に従つてプログラムすることの出来る
EEPROMセルを持つ半導体集積回路の小さな一部分を著し
く拡大した平面図、第２図は第１図のセルの回路図、第
3A図乃至第3E図は夫々第１図の線A-A、B-B、C-C、D-D及
びE-Eで切つた第１図のセルの側面断面図、第４図は第
１図乃至第３図のセルをこの発明に従つてプログラムす
る為のプログラム電圧、フローテイング・ゲート電圧及
び電界を時間に対して示すグラフ、第５図は電圧調整回
路の回路図である。 主な符号の説明 20:フローテイング・ゲート 21:薄い酸化物区域 33:N-陰極 51、52、53:パルス波形の部分
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 6866−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ａ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】フローティング・ゲートと別の電極との間
    に薄い誘電体区域をもつ形式のフローティング・ゲート
    ・メモリ・セルをプログラムする方法であって、 前記薄い誘電体区域を横切ってプログラミング電圧を印
    加し、前記プログラミング電圧は、選ばれた電圧レベル
    に達するまで第１の率で直線的に増加し、前記選ばれた
    電圧レベルは前記薄い誘電体を横切る最大電界強度であ
    る9.5メガボルト／センチメートルに相当するよう選ば
    れ、次に第２の率で最大印加プログラミング電圧レベル
    に達するまで直線的に増加し、前記第２の率は、前記薄
    い誘電体を横切って移動した電子によって引き起こされ
    た電界が、前記誘電体に印加された電界の前記プログラ
    ミング電圧の直線的増加によって引き起こされた増加よ
    り大であり、以て、前記薄い誘電体を横切る電界が9.5
    メガボルト／センチメートルを実質的に超えることがな
    いよう選ばれており、その後前記プログラミング電圧は
    前記プログラミング電圧が取り除かれるまで不変である
    ところの行程を含むところの方法。
JP17846885A 1984-08-14 1985-08-13 フローティング・ゲート・メモリ・セルをプログラムする方法 Expired - Lifetime JPH0666475B2 (ja)

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US06/640,721 US4628487A (en) 1984-08-14 1984-08-14 Dual slope, feedback controlled, EEPROM programming

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JPS61184797A JPS61184797A (ja) 1986-08-18
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