JPH05235368A - データ消去方法 - Google Patents
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- JPH05235368A JPH05235368A JP4031186A JP3118692A JPH05235368A JP H05235368 A JPH05235368 A JP H05235368A JP 4031186 A JP4031186 A JP 4031186A JP 3118692 A JP3118692 A JP 3118692A JP H05235368 A JPH05235368 A JP H05235368A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
-
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】大容量の不揮発性記憶装置のデータ消去におい
て、消去後しきい値電圧をそろえる処理を行なうこと
で、しきい値電圧のばらつきを低減する。 【構成】まず、制御ゲート電極に負電圧を印加して、浮
遊ゲート電極内に蓄積された電子を排除することで、不
揮発性半導体装置のしきい値電圧を低下させたのち、次
に制御ゲート電極に正電圧を印加してＦＮ電流で浮遊ゲ
ート電極へ電子を注入することで、浮遊ゲート電極の電
圧を低下させる。浮遊ゲート電圧低下は注入電子量低下
にフィードバックされるので、最終的に浮遊ゲート電圧
は一定値に収束し、結果としてしきい値電圧のばらつき
を低減できる。
て、消去後しきい値電圧をそろえる処理を行なうこと
で、しきい値電圧のばらつきを低減する。 【構成】まず、制御ゲート電極に負電圧を印加して、浮
遊ゲート電極内に蓄積された電子を排除することで、不
揮発性半導体装置のしきい値電圧を低下させたのち、次
に制御ゲート電極に正電圧を印加してＦＮ電流で浮遊ゲ
ート電極へ電子を注入することで、浮遊ゲート電極の電
圧を低下させる。浮遊ゲート電圧低下は注入電子量低下
にフィードバックされるので、最終的に浮遊ゲート電圧
は一定値に収束し、結果としてしきい値電圧のばらつき
を低減できる。
Description
【０００１】
【産業上の利用分野】本発明はデータ消去方法に関し、
特に浮遊ゲート電極を有する不揮発性半導体記憶装置の
データ消去方法に関する。
特に浮遊ゲート電極を有する不揮発性半導体記憶装置の
データ消去方法に関する。
【０００２】
【従来の技術】浮遊ゲート電極を有する不揮発性半導体
記憶装置の構造は、図５の断面模式図の通りである。す
なわち、ｐ型シリコン基板１上に、シリコン熱酸化技
術，ＣＶＤ法による薄膜形成技術，フォトリソグラフィ
ー技術および薄膜のドライエッチング技術により形成し
たトンネル酸化膜２、多結晶シリコンの浮遊ゲート電極
３、層間絶縁膜４および多結晶シリコンの制御ゲート電
極５からなる多結晶シリコン２層ゲートと、燐またはひ
素のイオン注入技術等を用い形成したソース拡散層７，
ドレイン拡散層６からなる。この不揮発性記憶装置で
は、トンネル酸化膜２を介して電子を浮遊ゲート電極３
に蓄積し、制御ゲート電極５からみたＭＯＳＦＥＴのし
きい値を高くすることでデータを書き込み、また、トン
ネル酸化膜２を介して電子を浮遊ゲート電極３から排除
し、前述のしきい値を低くすることでデータを消去する
という、メモリ機能を有する。
記憶装置の構造は、図５の断面模式図の通りである。す
なわち、ｐ型シリコン基板１上に、シリコン熱酸化技
術，ＣＶＤ法による薄膜形成技術，フォトリソグラフィ
ー技術および薄膜のドライエッチング技術により形成し
たトンネル酸化膜２、多結晶シリコンの浮遊ゲート電極
３、層間絶縁膜４および多結晶シリコンの制御ゲート電
極５からなる多結晶シリコン２層ゲートと、燐またはひ
素のイオン注入技術等を用い形成したソース拡散層７，
ドレイン拡散層６からなる。この不揮発性記憶装置で
は、トンネル酸化膜２を介して電子を浮遊ゲート電極３
に蓄積し、制御ゲート電極５からみたＭＯＳＦＥＴのし
きい値を高くすることでデータを書き込み、また、トン
ネル酸化膜２を介して電子を浮遊ゲート電極３から排除
し、前述のしきい値を低くすることでデータを消去する
という、メモリ機能を有する。
【０００３】このような不揮発性記憶装置においては、
データ消去後のしきい値電圧は数Ｖの範囲でばらつくこ
とが知られている。このばらつきを抑制する方法として
は、従来、ドレイン・アバランシェ現象に起因する浮遊
ゲート電極３へのホット・キャリア注入を利用する方法
がある（山田誠司、テクニカル ダイジェスト オブ１
９９１ インターナショナル エレクトロン デバイス
ミーテング：Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏ
ｆ １９９１ ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，ｐｐ３０７
−３１０）。
データ消去後のしきい値電圧は数Ｖの範囲でばらつくこ
とが知られている。このばらつきを抑制する方法として
は、従来、ドレイン・アバランシェ現象に起因する浮遊
ゲート電極３へのホット・キャリア注入を利用する方法
がある（山田誠司、テクニカル ダイジェスト オブ１
９９１ インターナショナル エレクトロン デバイス
ミーテング：Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏ
ｆ １９９１ ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，ｐｐ３０７
−３１０）。
【０００４】この方法で用いる現象の概略を図６を用い
て説明する。図６は、浮遊ゲート電極３が正に帯電した
時のゲート電流と浮遊ゲート電圧の関係図である。ソー
ス−ドレイン間電圧ＶDSと浮遊ゲート電圧Ｖfgの関係が
ＶDS〉Ｖfgの場合、ソース−ドレイン間電流に起因した
ホット・キャリアが浮遊ゲート電極３へ注入される。ホ
ット・キャリアの種類は、浮遊ゲート電圧で決まり、低
電圧側から、ドレイン・アバランシェ現象に起因するホ
ット・ホール，同現象に起因するホット・エレクトロ
ン，およびチャネル・ホット・エレクトロンである。こ
こで重要なのは、浮遊ゲート電圧が図中に示したＶfg *
になった場合、浮遊ゲート電極３にはホット・キャリア
が注入されなくなり、かつその前後の電圧ではキャリア
電荷の正負が変わることである。この結果、例えば、浮
遊ゲート電圧がＶfg * 以上で、かつＶDS〉Ｖfgの関係が
満たされた場合、ホット・エレクトロンが浮遊ゲート電
極３に注入され、この注入が浮遊ゲートの電圧を下げ、
さらに浮遊ゲート電圧の低下はホット・エレクトロン注
入量を減少させるというフィードバック機構が浮遊ゲー
ト電圧とホット・エレクトロン注入量との間に形成さ
れ、最終的に浮遊ゲート電圧は、Ｖfg * に収束する。
て説明する。図６は、浮遊ゲート電極３が正に帯電した
時のゲート電流と浮遊ゲート電圧の関係図である。ソー
ス−ドレイン間電圧ＶDSと浮遊ゲート電圧Ｖfgの関係が
ＶDS〉Ｖfgの場合、ソース−ドレイン間電流に起因した
ホット・キャリアが浮遊ゲート電極３へ注入される。ホ
ット・キャリアの種類は、浮遊ゲート電圧で決まり、低
電圧側から、ドレイン・アバランシェ現象に起因するホ
ット・ホール，同現象に起因するホット・エレクトロ
ン，およびチャネル・ホット・エレクトロンである。こ
こで重要なのは、浮遊ゲート電圧が図中に示したＶfg *
になった場合、浮遊ゲート電極３にはホット・キャリア
が注入されなくなり、かつその前後の電圧ではキャリア
電荷の正負が変わることである。この結果、例えば、浮
遊ゲート電圧がＶfg * 以上で、かつＶDS〉Ｖfgの関係が
満たされた場合、ホット・エレクトロンが浮遊ゲート電
極３に注入され、この注入が浮遊ゲートの電圧を下げ、
さらに浮遊ゲート電圧の低下はホット・エレクトロン注
入量を減少させるというフィードバック機構が浮遊ゲー
ト電圧とホット・エレクトロン注入量との間に形成さ
れ、最終的に浮遊ゲート電圧は、Ｖfg * に収束する。
【０００５】実際にデータ消去する際の各電極への電圧
印加のタイミング・ダイアグラムを図４に示す。まずド
レイン拡散層６を０Ｖに設定し、制御ゲート電極５に−
１３Ｖ、ソース拡散層７に５Ｖのパルスを０．１秒印加
し、ＦＮトンネル電流により浮遊ゲート電極３に蓄積し
ていた電子を排除し、さらにいわゆる過剰消去して、正
孔を蓄積し浮遊ゲート電極３をＶfg * ＝２．０Ｖ以上に
帯電させる。次に、制御ゲート電極５を０Ｖに設定し、
ソース拡散層７に５．０Ｖのパルスを０．５秒を印加す
る。この処置により、前述の浮遊ゲート電圧とホット・
エレクトロン注入量との間のフィードバック機構が働
き、浮遊ゲート電圧は２．０Ｖに収束する。この結果、
データ消去後の制御ゲート電極５からみたしきい値電圧
も一定値に収束し、ばらつきの抑制ができる。
印加のタイミング・ダイアグラムを図４に示す。まずド
レイン拡散層６を０Ｖに設定し、制御ゲート電極５に−
１３Ｖ、ソース拡散層７に５Ｖのパルスを０．１秒印加
し、ＦＮトンネル電流により浮遊ゲート電極３に蓄積し
ていた電子を排除し、さらにいわゆる過剰消去して、正
孔を蓄積し浮遊ゲート電極３をＶfg * ＝２．０Ｖ以上に
帯電させる。次に、制御ゲート電極５を０Ｖに設定し、
ソース拡散層７に５．０Ｖのパルスを０．５秒を印加す
る。この処置により、前述の浮遊ゲート電圧とホット・
エレクトロン注入量との間のフィードバック機構が働
き、浮遊ゲート電圧は２．０Ｖに収束する。この結果、
データ消去後の制御ゲート電極５からみたしきい値電圧
も一定値に収束し、ばらつきの抑制ができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のデータ消去方法においては、消去時にドレイン
・アバランシェ現象を用いるため、ソース拡散層７およ
びドレイン拡散層６がダメージを受け、その結果拡散層
と基板間の接合耐圧が低下する。
た従来のデータ消去方法においては、消去時にドレイン
・アバランシェ現象を用いるため、ソース拡散層７およ
びドレイン拡散層６がダメージを受け、その結果拡散層
と基板間の接合耐圧が低下する。
【０００７】また、消去後のしきい値電圧をそろえる際
には、浮遊ゲート電極３へ流れ込む電子に加え、ドレイ
ン・アバランシェ現象を発生させるためのソース−ドレ
イン間電流が必要であるため、消去しきい値電圧をそろ
える処置を行うことで、より多くの電力が消費されてし
まう。
には、浮遊ゲート電極３へ流れ込む電子に加え、ドレイ
ン・アバランシェ現象を発生させるためのソース−ドレ
イン間電流が必要であるため、消去しきい値電圧をそろ
える処置を行うことで、より多くの電力が消費されてし
まう。
【０００８】
【課題を解決するための手段】本発明のデータ消去で
は、浮遊ゲート電極及び制御ゲート電極の２層構造ゲー
トを有した不揮発性半導体記憶装置に対し、上記制御ゲ
ート電極に負電圧を印加して上記浮遊ゲート電極内に蓄
積された電子を排除することで上記不揮発性半導体記憶
装置のしきい値電圧を低下させたのち、上記制御ゲート
電極に正電圧を印加して上記しきい値電圧をそろえるこ
とを特徴とする。
は、浮遊ゲート電極及び制御ゲート電極の２層構造ゲー
トを有した不揮発性半導体記憶装置に対し、上記制御ゲ
ート電極に負電圧を印加して上記浮遊ゲート電極内に蓄
積された電子を排除することで上記不揮発性半導体記憶
装置のしきい値電圧を低下させたのち、上記制御ゲート
電極に正電圧を印加して上記しきい値電圧をそろえるこ
とを特徴とする。
【０００９】
【実施例】以下、本発明について実施例を図面を用いて
説明する。本実施例においては、半導体膜としてシリコ
ン膜、絶縁膜としてシリコン酸化膜、半導体基板として
シリコン基板を用いている。
説明する。本実施例においては、半導体膜としてシリコ
ン膜、絶縁膜としてシリコン酸化膜、半導体基板として
シリコン基板を用いている。
【００１０】図１は本発明の一実施例の、データ消去時
の各電極への電圧印加のタイミング・ダイアグラムであ
る。以下、データ消去時の処置経過にしたがって説明す
る。
の各電極への電圧印加のタイミング・ダイアグラムであ
る。以下、データ消去時の処置経過にしたがって説明す
る。
【００１１】まずドレイン拡散層６を０Ｖに設定し、制
御ゲート電極５に−１４Ｖ、ソース拡散層７に５Ｖのパ
ルスを印加し、ＦＮトンネル電流により浮遊ゲート電極
３に蓄積していた電子を排除し、さらにいわゆる過剰消
去して、正孔を蓄積して浮遊ゲート電極３を正に帯電さ
せる。
御ゲート電極５に−１４Ｖ、ソース拡散層７に５Ｖのパ
ルスを印加し、ＦＮトンネル電流により浮遊ゲート電極
３に蓄積していた電子を排除し、さらにいわゆる過剰消
去して、正孔を蓄積して浮遊ゲート電極３を正に帯電さ
せる。
【００１２】次に、ソース拡散層７，ドレイン拡散層６
および基板１を０Ｖに設定し、制御ゲート電極５に＋１
４Ｖのパルスを０．５秒を印加する。この処置による制
御ゲート電極５，浮遊ゲート電極３，基板１の各電極の
エネルギー・バンドの変化を図３のエネルギー・バンド
・ダイアグラムに示す。まず、パルス印加直後では図３
（Ａ）の様に浮遊ゲート電極３には正孔が蓄積している
ので、浮遊ゲート電極３のエネルギー・バンドは、制御
ゲート電極５−基板１間に印加された１４Ｖを容量分割
することで決まる準位からずれている。この状態で、浮
遊ゲート電極３と基板１間には、トンネル酸化膜２を介
してＦＮトネンル電流が発生し、浮遊ゲート電極３に電
子が注入される。この結果、浮遊ゲート電圧は低下し、
さらに浮遊ゲート電圧の低下はＦＮトンネル電流すなわ
ち注入電子量を減少させるというフィードバッグ機構が
浮遊ゲート電極３への電子注入量と浮遊ゲート電圧との
間に形成される。このフィードバック機構により、最終
的には浮遊ゲート電極３のエネルギー・バンドは、図３
（Ｂ）に示すように、浮遊ゲート電極３へ電子が注入さ
れなくなった状態に落ち着く。この結果、浮遊ゲート電
圧は一定値に収束し、制御ゲート電極５からみたしきい
値電圧も一定値に収束し、しきい値電圧のばらつきを抑
制できる。
および基板１を０Ｖに設定し、制御ゲート電極５に＋１
４Ｖのパルスを０．５秒を印加する。この処置による制
御ゲート電極５，浮遊ゲート電極３，基板１の各電極の
エネルギー・バンドの変化を図３のエネルギー・バンド
・ダイアグラムに示す。まず、パルス印加直後では図３
（Ａ）の様に浮遊ゲート電極３には正孔が蓄積している
ので、浮遊ゲート電極３のエネルギー・バンドは、制御
ゲート電極５−基板１間に印加された１４Ｖを容量分割
することで決まる準位からずれている。この状態で、浮
遊ゲート電極３と基板１間には、トンネル酸化膜２を介
してＦＮトネンル電流が発生し、浮遊ゲート電極３に電
子が注入される。この結果、浮遊ゲート電圧は低下し、
さらに浮遊ゲート電圧の低下はＦＮトンネル電流すなわ
ち注入電子量を減少させるというフィードバッグ機構が
浮遊ゲート電極３への電子注入量と浮遊ゲート電圧との
間に形成される。このフィードバック機構により、最終
的には浮遊ゲート電極３のエネルギー・バンドは、図３
（Ｂ）に示すように、浮遊ゲート電極３へ電子が注入さ
れなくなった状態に落ち着く。この結果、浮遊ゲート電
圧は一定値に収束し、制御ゲート電極５からみたしきい
値電圧も一定値に収束し、しきい値電圧のばらつきを抑
制できる。
【００１３】図２は本発明の他の実施例の、データ消去
時の各電極への電圧印加のタイミング・ダイアグラムで
ある。以下、データ消去時の処置経過にしたがって説明
する。
時の各電極への電圧印加のタイミング・ダイアグラムで
ある。以下、データ消去時の処置経過にしたがって説明
する。
【００１４】まず、ドレイン拡散層６を０Ｖに設定し、
制御ゲート電極５に−１４Ｖ、ソース拡散層７に５Ｖの
パルスを印加し、ＦＮトンネル電流により浮遊ゲート電
極３に蓄積していた電子を排除し、さらにいわゆる過剰
消去して、正孔を蓄積して浮遊ゲート電極３に正に帯電
させる。
制御ゲート電極５に−１４Ｖ、ソース拡散層７に５Ｖの
パルスを印加し、ＦＮトンネル電流により浮遊ゲート電
極３に蓄積していた電子を排除し、さらにいわゆる過剰
消去して、正孔を蓄積して浮遊ゲート電極３に正に帯電
させる。
【００１５】次に、ソース拡散層７，ドレイン拡散層６
を０Ｖに設定し、制御ゲート電極５に＋９Ｖ，基板１に
−５Ｖのパルスを０．５秒を印加する。この処置による
制御ゲート電極５，浮遊ゲート電極３，基板１の各電極
のエネルギー・バンドの変化を図３のエネルギー・バン
ド・ダイアグラムに示す。まず、パルス印加直後では図
３（Ａ）の様に浮遊ゲート電極３には正孔が蓄積してい
るので、浮遊ゲート電極３のエネルギー・バンドは、制
御ゲート電極５−基板１間に印加された１４Ｖを容量分
割することで決まる準位からずれている。この状態で、
浮遊ゲート電極３と基板１間には、トンネル酸化膜２を
介してＦＮトンネル電流が発生し、浮遊ゲート電極３に
電子が注入される。この結果、浮遊ゲート電圧は低下
し、さらに浮遊ゲート電圧の低下はＦＮトンネル電流、
すなわち、注入電子量を減少させるというフィードバッ
ク機構が浮遊ゲート電極３への電子注入量と浮遊ゲート
電圧との間に形成される。このフィードバック機構によ
り、最終的には浮遊ゲート電極３のエネルギー・バンド
は、図３（Ｂ）に示すように、浮遊ゲート電極３へ電子
が注入されなくなった状態に落ち着く。この結果、浮遊
ゲート電圧は一定値に収束し、制御ゲート電極５からみ
たしきい値電圧も一定値に収束し、しきい値電圧のばら
つきを抑制できる。
を０Ｖに設定し、制御ゲート電極５に＋９Ｖ，基板１に
−５Ｖのパルスを０．５秒を印加する。この処置による
制御ゲート電極５，浮遊ゲート電極３，基板１の各電極
のエネルギー・バンドの変化を図３のエネルギー・バン
ド・ダイアグラムに示す。まず、パルス印加直後では図
３（Ａ）の様に浮遊ゲート電極３には正孔が蓄積してい
るので、浮遊ゲート電極３のエネルギー・バンドは、制
御ゲート電極５−基板１間に印加された１４Ｖを容量分
割することで決まる準位からずれている。この状態で、
浮遊ゲート電極３と基板１間には、トンネル酸化膜２を
介してＦＮトンネル電流が発生し、浮遊ゲート電極３に
電子が注入される。この結果、浮遊ゲート電圧は低下
し、さらに浮遊ゲート電圧の低下はＦＮトンネル電流、
すなわち、注入電子量を減少させるというフィードバッ
ク機構が浮遊ゲート電極３への電子注入量と浮遊ゲート
電圧との間に形成される。このフィードバック機構によ
り、最終的には浮遊ゲート電極３のエネルギー・バンド
は、図３（Ｂ）に示すように、浮遊ゲート電極３へ電子
が注入されなくなった状態に落ち着く。この結果、浮遊
ゲート電圧は一定値に収束し、制御ゲート電極５からみ
たしきい値電圧も一定値に収束し、しきい値電圧のばら
つきを抑制できる。
【００１６】以上、本発明の実施例を説明し、半導体膜
としてシリコン膜、絶縁膜としてシリコン酸化膜、半導
体基板としてシリコン基板、配線材料としてアルミニウ
ムを用いたが、他の種類の半導体膜、他の種類の絶縁
膜、他の種類の半導体基板、他の種類の配線材料を用い
ても良い。また、各電極に印加した電圧値も、データの
消去、およびそれに続くＦＮ電流による消去後しきい値
電圧のばらつきの抑制が行われれば、他の電圧値を用い
ても良い。
としてシリコン膜、絶縁膜としてシリコン酸化膜、半導
体基板としてシリコン基板、配線材料としてアルミニウ
ムを用いたが、他の種類の半導体膜、他の種類の絶縁
膜、他の種類の半導体基板、他の種類の配線材料を用い
ても良い。また、各電極に印加した電圧値も、データの
消去、およびそれに続くＦＮ電流による消去後しきい値
電圧のばらつきの抑制が行われれば、他の電圧値を用い
ても良い。
【００１７】
【発明の効果】以上説明したように本発明によれば、デ
ータの消去後に続くＦＮ電流を用いた浮遊ゲート電極３
への電子注入量と浮遊ゲート電圧との間に形成されるフ
ィードバック機構を利用することで、消去後しきい値電
圧のばらつきを抑制できる。しきい値電圧を一定値にそ
ろえる際には、ＦＮ電流のみを用いるため、従来問題で
あった、各拡散層と基板間の接合耐圧の低下は生じな
い。
ータの消去後に続くＦＮ電流を用いた浮遊ゲート電極３
への電子注入量と浮遊ゲート電圧との間に形成されるフ
ィードバック機構を利用することで、消去後しきい値電
圧のばらつきを抑制できる。しきい値電圧を一定値にそ
ろえる際には、ＦＮ電流のみを用いるため、従来問題で
あった、各拡散層と基板間の接合耐圧の低下は生じな
い。
【００１８】また、消去後しきい値電圧をそろえる際に
発生する電流は、浮遊ゲート電極３へ流れ込む電子のみ
なので消費電力を低減できる。
発生する電流は、浮遊ゲート電極３へ流れ込む電子のみ
なので消費電力を低減できる。
【００１９】さらに、消去後しきい値電圧をそろえる際
に基板１に正電圧を印加した場合、制御ゲート電極５に
印加すべき電圧をより低く設定できるので、不揮発性記
憶装置に必要な外部電源の低電圧化が実現できる。
に基板１に正電圧を印加した場合、制御ゲート電極５に
印加すべき電圧をより低く設定できるので、不揮発性記
憶装置に必要な外部電源の低電圧化が実現できる。
【図１】本発明の一実施例の各電極への電圧印加のタイ
ミング・ダイアグラムである。
ミング・ダイアグラムである。
【図２】本発明の他の実施例の各電極への電圧印加のタ
イミング・ダイアグラムである。
イミング・ダイアグラムである。
【図３】消去後しきい値電圧をそろえる処置を行った場
合の制御ゲート，浮遊ゲート，基板の各電極のエネルギ
ー・バンドの変化を示すエネルギー・バンド・ダイアグ
ラムである。
合の制御ゲート，浮遊ゲート，基板の各電極のエネルギ
ー・バンドの変化を示すエネルギー・バンド・ダイアグ
ラムである。
【図４】従来例のタイミング・ダイアグラムである。
【図５】不揮発性半導体記憶装置の断面模式図である。
【図６】従来例におけるゲート電流と浮遊ゲート電圧の
関係図である。
関係図である。
【符号の説明】 １ ｐ型シリコン基板 ２ トンネル酸化膜 ３ 浮遊ゲート電極 ４ 層間絶縁膜 ５ 制御ゲート電極 ６ ドレイン拡散層 ７ ソース拡散層
Claims (1)
- 【請求項１】 浮遊ゲート電極及び制御ゲート電極の２
層構造ゲートを有した不揮発性半導体記憶装置に対し、
前記制御ゲート電極に負電圧を印加して、前記浮遊ゲー
ト電極内に蓄積された電子を排除することで前記不揮発
性半導体記憶装置のしきい値電圧を低下させたのち、前
記制御ゲート電極に正電圧を印加して前記しきい値電圧
をそろえることを特徴とするデータ消去方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031186A JPH05235368A (ja) | 1992-02-19 | 1992-02-19 | データ消去方法 |
| US08/019,899 US5327385A (en) | 1992-02-19 | 1993-02-19 | Method of erasure for a non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031186A JPH05235368A (ja) | 1992-02-19 | 1992-02-19 | データ消去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235368A true JPH05235368A (ja) | 1993-09-10 |
Family
ID=12324409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031186A Withdrawn JPH05235368A (ja) | 1992-02-19 | 1992-02-19 | データ消去方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5327385A (ja) |
| JP (1) | JPH05235368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000043884A (ko) * | 1998-12-29 | 2000-07-15 | 김영환 | 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2871355B2 (ja) * | 1992-11-13 | 1999-03-17 | 日本電気株式会社 | 不揮発性半導体記憶装置のデータ消去方法 |
| JPH07508121A (ja) * | 1993-05-11 | 1995-09-07 | 富士通株式会社 | 不揮発性メモリ装置，不揮発性メモリセル，並びに不揮発性メモリセルおよび複数のトランジスタの各々の閾値を調整する方法 |
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| US5623444A (en) * | 1994-08-25 | 1997-04-22 | Nippon Kokan Kk | Electrically-erasable ROM with pulse-driven memory cell transistors |
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| JPH08329691A (ja) * | 1995-05-30 | 1996-12-13 | Nkk Corp | 不揮発性半導体記憶装置 |
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| US6330190B1 (en) | 1996-05-30 | 2001-12-11 | Hyundai Electronics America | Semiconductor structure for flash memory enabling low operating potentials |
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| US7859899B1 (en) | 2008-03-28 | 2010-12-28 | Cypress Semiconductor Corporation | Non-volatile memory and method of operating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-02-19 JP JP4031186A patent/JPH05235368A/ja not_active Withdrawn
-
1993
- 1993-02-19 US US08/019,899 patent/US5327385A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000043884A (ko) * | 1998-12-29 | 2000-07-15 | 김영환 | 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5327385A (en) | 1994-07-05 |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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