JPH0666646B2 - 自動周波数制御回路 - Google Patents
自動周波数制御回路Info
- Publication number
- JPH0666646B2 JPH0666646B2 JP62056705A JP5670587A JPH0666646B2 JP H0666646 B2 JPH0666646 B2 JP H0666646B2 JP 62056705 A JP62056705 A JP 62056705A JP 5670587 A JP5670587 A JP 5670587A JP H0666646 B2 JPH0666646 B2 JP H0666646B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- output
- digital
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 （発明の技術分野） 本発明は自動周波数制御回路に関するものである。
（従来技術とその問題点） 第１図は従来のディジタル型自動周波数制御回路（以
下、ディジタル型AFC回路と呼ぶ）の構成例を示したも
のである。この従来のディジタル型AFC回路は、入力信
号ａを別の周波数の信号ｂに変換する第１の周波数変換
回路11と、第１の周波数変換回路11に接続される電圧制
御発振器12と、局部発振信号を出力する固定発振器13
と、その局部発振信号により第１の周波数変換回路11の
出力信号を周波数変換し２つの直交した出力S,Cを得る
第２の周波数変換回路14と、第２の周波数変換回路14に
接続される２つの低域波器15,16と、低域波器15,16
の出力Ｓ′,C′を２値のディジタル信号DS,DCに変換す
る２つのＡ／Ｄ変換回路17,18と、その２つのＡ／Ｄ変
換回路17,18の出力DS,DCの一方を基準タイミングとして
他方のレベルを識別する識別器19と、その識別器19に接
続されるディジタルループフィルタ110と、そのディジ
タルループフィルタ110の出力を積分するディジタル積
分器111と、そのディジタル積分器111の出力をアナログ
信号に変換するＤ／Ａ変換回路112とにより構成され、
Ｄ／Ａ変換回路112の出力を前記電圧制御発振器12に加
え、第１の周波数変換回路11の出力周波数と前記固定発
振器13の出力周波数の差が小となるように制御すること
により自動周波数制御を行っていた。
下、ディジタル型AFC回路と呼ぶ）の構成例を示したも
のである。この従来のディジタル型AFC回路は、入力信
号ａを別の周波数の信号ｂに変換する第１の周波数変換
回路11と、第１の周波数変換回路11に接続される電圧制
御発振器12と、局部発振信号を出力する固定発振器13
と、その局部発振信号により第１の周波数変換回路11の
出力信号を周波数変換し２つの直交した出力S,Cを得る
第２の周波数変換回路14と、第２の周波数変換回路14に
接続される２つの低域波器15,16と、低域波器15,16
の出力Ｓ′,C′を２値のディジタル信号DS,DCに変換す
る２つのＡ／Ｄ変換回路17,18と、その２つのＡ／Ｄ変
換回路17,18の出力DS,DCの一方を基準タイミングとして
他方のレベルを識別する識別器19と、その識別器19に接
続されるディジタルループフィルタ110と、そのディジ
タルループフィルタ110の出力を積分するディジタル積
分器111と、そのディジタル積分器111の出力をアナログ
信号に変換するＤ／Ａ変換回路112とにより構成され、
Ｄ／Ａ変換回路112の出力を前記電圧制御発振器12に加
え、第１の周波数変換回路11の出力周波数と前記固定発
振器13の出力周波数の差が小となるように制御すること
により自動周波数制御を行っていた。
以下では第１図に示した従来のディジタル型AFC回路の
動作について説明する。周波数偏移をもつ入力信号は第
１の周波数変換回路11に入力され、電圧制御発振器12の
出力と混合され、入力信号周波数と電圧制御発振器12の
出力周波数の差の周波数の出力信号を得る。この出力信
号は第２の周波数変換回路14に入力され、前記固定発振
器13の出力と混合され、２つの直交した出力信号S,Cを
得る。ここで入力信号周波数をf1、電圧制御発振器12の
出力信号周波数をf2、固定発振器13の出力周波数をf3と
すると、第１の周波数変換回路11の出力信号周波数はf4
＝f2−f1となる。また、第２の周波数変換回路14の出力
信号周波数は、固定発振器13の出力周波数との差Δｆ＝
f3−f4となる。第２の周波数変換回路14の出力S,Cは低
域波器15,16により高調波や雑音等の不要波成分が除
去され、次の２つの直交した出力信号Ｓ′,C′を得る。
動作について説明する。周波数偏移をもつ入力信号は第
１の周波数変換回路11に入力され、電圧制御発振器12の
出力と混合され、入力信号周波数と電圧制御発振器12の
出力周波数の差の周波数の出力信号を得る。この出力信
号は第２の周波数変換回路14に入力され、前記固定発振
器13の出力と混合され、２つの直交した出力信号S,Cを
得る。ここで入力信号周波数をf1、電圧制御発振器12の
出力信号周波数をf2、固定発振器13の出力周波数をf3と
すると、第１の周波数変換回路11の出力信号周波数はf4
＝f2−f1となる。また、第２の周波数変換回路14の出力
信号周波数は、固定発振器13の出力周波数との差Δｆ＝
f3−f4となる。第２の周波数変換回路14の出力S,Cは低
域波器15,16により高調波や雑音等の不要波成分が除
去され、次の２つの直交した出力信号Ｓ′,C′を得る。
Ｓ′＝sin（Δｆ・ｔ） Ｃ′＝cos（Δｆ・ｔ） ２つの出力信号Ｓ′,C′は２値ディジタル信号に変換す
るＡ／Ｄ変換回路17,18に入力され、次の２値ディジタ
ル信号出力DS,DCを得る。
るＡ／Ｄ変換回路17,18に入力され、次の２値ディジタ
ル信号出力DS,DCを得る。
DS＝sgn〔sin（Δｆ・ｔ）〕 DC＝sgn〔cos（Δｆ・ｔ）〕 ただし ここで、識別器19により２つのディジタル信号の一方DC
を基準タイミングとし、他方のディジタル信号DSのレベ
ルを検出するものとする。第２図は従来のディジタル型
AFC回路の周波数誤差検出の原理を説明するための図で
あって、識別器19の出力SFをDCの立ち上がり時でのDSの
値とすると、SFは周波数誤差Δｆの極性に応じて次式の
ようになる。
を基準タイミングとし、他方のディジタル信号DSのレベ
ルを検出するものとする。第２図は従来のディジタル型
AFC回路の周波数誤差検出の原理を説明するための図で
あって、識別器19の出力SFをDCの立ち上がり時でのDSの
値とすると、SFは周波数誤差Δｆの極性に応じて次式の
ようになる。
ただし このように識別器19により周波数誤差Δｆの極性が検出
される。この周波数誤差検出信号SFには雑音等による誤
りが多く含まれる。この誤りを軽減するため、周波数誤
差検出信号SFはディジタルループフィルタ110に入力さ
れ誤りを軽減した後、ディジタル積分器111に入力され
る。ディスク積分器111の出力はＤ／Ａ変換回路112によ
りディジタル信号からアナログ信号に変換されて、前記
電圧制御発振器12に制御信号として入力され、周波数誤
差Δｆが小となるように制御する。このようにして固定
発振器13の出力信号周波数と第１の周波数変換回路11の
出力信号周波数とを一致させるように制御するフィード
バックループが構成されることから、第１図の回路はAF
C回路として動作することになる。
される。この周波数誤差検出信号SFには雑音等による誤
りが多く含まれる。この誤りを軽減するため、周波数誤
差検出信号SFはディジタルループフィルタ110に入力さ
れ誤りを軽減した後、ディジタル積分器111に入力され
る。ディスク積分器111の出力はＤ／Ａ変換回路112によ
りディジタル信号からアナログ信号に変換されて、前記
電圧制御発振器12に制御信号として入力され、周波数誤
差Δｆが小となるように制御する。このようにして固定
発振器13の出力信号周波数と第１の周波数変換回路11の
出力信号周波数とを一致させるように制御するフィード
バックループが構成されることから、第１図の回路はAF
C回路として動作することになる。
さて、第１図に示した従来のディジタル型AFC回路で
は、周波数誤差検出信号SFの検出タイミング、即ちディ
ジタル信号DCの立ち上がりを基準タイミングとし、かつ
これをAFC回路の動作クロックとしている。従来のAFC回
路では周波数誤差検出をディジタル信号DCの立ち上がり
時のみに行っているので、AFC回路の動作クロックは周
波数誤差Δｆと同一になる。
は、周波数誤差検出信号SFの検出タイミング、即ちディ
ジタル信号DCの立ち上がりを基準タイミングとし、かつ
これをAFC回路の動作クロックとしている。従来のAFC回
路では周波数誤差検出をディジタル信号DCの立ち上がり
時のみに行っているので、AFC回路の動作クロックは周
波数誤差Δｆと同一になる。
第３図は入力信号が時間的に断続するバースト信号であ
る場合の従来のディジタル型AFC回路の動作を説明する
ための図である。この場合には図に示したように、バー
スト信号の存在する時間においてのみ周波数誤差が検出
されることになるから、AFC回路の動作クロックはバー
スト信号のフレーム内に占める比率（デューティ比）を
δとすると、この動作クロック周波数は等価的にδ・Δ
ｆとなり動作クロック周波数が低下する。このため、従
来のディジタル型AFC回路では、特にTDMA通信に用いら
れるバースト復調回路に用いた場合に、引き込み時間が
１／δ倍に長くなる欠点があった。一方、引き込み時間
を高速化するためには、周波数誤差が１回検出される毎
にｎ個の動作クロックを発生させる方法も考えられる
が、この場合には周波数誤差極性の誤検出が大きな周波
数誤差の原因となり、本AFC回路の定常特性が劣化する
欠点があった。
る場合の従来のディジタル型AFC回路の動作を説明する
ための図である。この場合には図に示したように、バー
スト信号の存在する時間においてのみ周波数誤差が検出
されることになるから、AFC回路の動作クロックはバー
スト信号のフレーム内に占める比率（デューティ比）を
δとすると、この動作クロック周波数は等価的にδ・Δ
ｆとなり動作クロック周波数が低下する。このため、従
来のディジタル型AFC回路では、特にTDMA通信に用いら
れるバースト復調回路に用いた場合に、引き込み時間が
１／δ倍に長くなる欠点があった。一方、引き込み時間
を高速化するためには、周波数誤差が１回検出される毎
にｎ個の動作クロックを発生させる方法も考えられる
が、この場合には周波数誤差極性の誤検出が大きな周波
数誤差の原因となり、本AFC回路の定常特性が劣化する
欠点があった。
（発明の目的） 本発明は、上記の欠点を除去し、定常特性を劣化させる
ことなく引き込み時間の短いディジタル型自動周波数制
御回路（AFC回路）を提供することを目的とする。
ことなく引き込み時間の短いディジタル型自動周波数制
御回路（AFC回路）を提供することを目的とする。
（発明の構成） （１） 発明の特徴と従来技術の差 本発明は、入力信号を電圧制御発振器の出力を用いて別
の周波数に周波数変換し２つの直交した出力を得る周波
数変換回路と、その周波数変換回路に接続される２つの
低域波器と、その２つの低域波器の出力を２値のデ
ィジタル信号に変換する手段と、その２つのディジタル
信号の一方または両方の出力の立ち上がりと立ち下がり
に応じてパルスを出力するエッジ検出回路と、そのエッ
ジ検出回路のパルス出力時に他方のディジタル信号のレ
ベルを検出する２つまたは４つの識別器と、その識別器
出力を積分するディジタル積分器と、そのディジタル積
分器の出力をアナログ信号に変換して前記電圧制御発振
器に加える手段とを備え、前記周波数変換回路の出力周
波数が小となるように制御することを最も大きな特徴と
する。従来のディジタル型AFC回路は、周波数誤差検出
を、２つの直交したディジタル信号の一方の立ち上がり
においてのみ行っているのに対し、本発明では２つの直
交したディジタル信号の一方、または両方の立ち上がり
と立ち下がりにおいて周波数誤差検出を行っている点が
従来の技術と異なる。
の周波数に周波数変換し２つの直交した出力を得る周波
数変換回路と、その周波数変換回路に接続される２つの
低域波器と、その２つの低域波器の出力を２値のデ
ィジタル信号に変換する手段と、その２つのディジタル
信号の一方または両方の出力の立ち上がりと立ち下がり
に応じてパルスを出力するエッジ検出回路と、そのエッ
ジ検出回路のパルス出力時に他方のディジタル信号のレ
ベルを検出する２つまたは４つの識別器と、その識別器
出力を積分するディジタル積分器と、そのディジタル積
分器の出力をアナログ信号に変換して前記電圧制御発振
器に加える手段とを備え、前記周波数変換回路の出力周
波数が小となるように制御することを最も大きな特徴と
する。従来のディジタル型AFC回路は、周波数誤差検出
を、２つの直交したディジタル信号の一方の立ち上がり
においてのみ行っているのに対し、本発明では２つの直
交したディジタル信号の一方、または両方の立ち上がり
と立ち下がりにおいて周波数誤差検出を行っている点が
従来の技術と異なる。
（２） 本発明の実施例１ 次に本発明を実施例を用いて詳細に説明する。第４図は
本発明の第１の実施例を示した図であって、41は入力信
号ａを別の周波数の信号ｂに変換する第１の周波数変換
回路、42は第１の周波数変換回路41に可変周波数の局部
発振信号を供給する電圧制御発振器、43は固定周波数の
局部発振信号を出力する固定発振器、44はこの固定周波
数の局部発振信号により第１の周波数変換回路41の出力
信号を周波数変換し２つの直交した出力S,Cを得る第２
の周波数変換回路、45,46は第２の周波数変換回路44に
接続される２つの低域波器、47,48はこれら２つの低
域波器45,46の出力Ｓ′,C′を２値ディジタル信号DS,
DCに変換するＡ／Ｄ変換回路、49はディジタル信号DCの
立ち上がり及び立ち下がりを検出するエッジ検出回路、
410はディジタル信号DCの立ち上がり及び立ち下がりを
基準タイミングとして他方のディジタル信号DSのレベル
を検出する周波数誤差検出回路、411は周波数誤差検出
回路410の出力の誤りを軽減するための２値ディジタル
信号で動作するディジタルループフィルタ、412はディ
ジタルループフィルタ411の出力を積分するディジタル
積分器、413はディジタル積分器412の出力をアナログ信
号に変換するＤ／Ａ変換回路であり、Ｄ／Ａ変換回路41
3の出力信号は前記電圧制御発振器42の制御信号として
入力される。
本発明の第１の実施例を示した図であって、41は入力信
号ａを別の周波数の信号ｂに変換する第１の周波数変換
回路、42は第１の周波数変換回路41に可変周波数の局部
発振信号を供給する電圧制御発振器、43は固定周波数の
局部発振信号を出力する固定発振器、44はこの固定周波
数の局部発振信号により第１の周波数変換回路41の出力
信号を周波数変換し２つの直交した出力S,Cを得る第２
の周波数変換回路、45,46は第２の周波数変換回路44に
接続される２つの低域波器、47,48はこれら２つの低
域波器45,46の出力Ｓ′,C′を２値ディジタル信号DS,
DCに変換するＡ／Ｄ変換回路、49はディジタル信号DCの
立ち上がり及び立ち下がりを検出するエッジ検出回路、
410はディジタル信号DCの立ち上がり及び立ち下がりを
基準タイミングとして他方のディジタル信号DSのレベル
を検出する周波数誤差検出回路、411は周波数誤差検出
回路410の出力の誤りを軽減するための２値ディジタル
信号で動作するディジタルループフィルタ、412はディ
ジタルループフィルタ411の出力を積分するディジタル
積分器、413はディジタル積分器412の出力をアナログ信
号に変換するＤ／Ａ変換回路であり、Ｄ／Ａ変換回路41
3の出力信号は前記電圧制御発振器42の制御信号として
入力される。
以下、第４図に示した実施例の動作について図を用いて
詳細に説明する。所定の基準周波数からの偏移をもつ入
力信号ａは第１の周波数変換回路41に入力され、電圧制
御発振器42の出力と混合される。第１の周波数変換回路
41の出力信号の周波数は入力信号の周波数と電圧制御発
振器42の出力の周波数との和または差となるが、従来の
ディジタル型AFC回路の実施例で説明した場合と同様
に、ここでは差の周波数をその出力周波数とする。この
出力信号は第２の周波数変換回路44に入力され、前記固
定発振器43の出力を混合されることにより、２つの直交
した出力信号S,Cが得られる。ここで入力信号周波数をf
1、電圧制御発振器42の出力周波数をf2、固定発振器43
の出力周波数をf3とすると、第１の周波数変換回路41の
出力周波数はf4＝f2−f1となる。このとき第２の周波数
変換回路44の出力周波数は固定発振器43の出力周波数と
の差Δｆ＝f3−f4となる。第２の周波数変換回路44の出
力は、低域波器45,46により高調波や雑音の不要波成
分が除去された後、次の２つの直交した出力信号Ｓ′,
C′を得る。
詳細に説明する。所定の基準周波数からの偏移をもつ入
力信号ａは第１の周波数変換回路41に入力され、電圧制
御発振器42の出力と混合される。第１の周波数変換回路
41の出力信号の周波数は入力信号の周波数と電圧制御発
振器42の出力の周波数との和または差となるが、従来の
ディジタル型AFC回路の実施例で説明した場合と同様
に、ここでは差の周波数をその出力周波数とする。この
出力信号は第２の周波数変換回路44に入力され、前記固
定発振器43の出力を混合されることにより、２つの直交
した出力信号S,Cが得られる。ここで入力信号周波数をf
1、電圧制御発振器42の出力周波数をf2、固定発振器43
の出力周波数をf3とすると、第１の周波数変換回路41の
出力周波数はf4＝f2−f1となる。このとき第２の周波数
変換回路44の出力周波数は固定発振器43の出力周波数と
の差Δｆ＝f3−f4となる。第２の周波数変換回路44の出
力は、低域波器45,46により高調波や雑音の不要波成
分が除去された後、次の２つの直交した出力信号Ｓ′,
C′を得る。
Ｓ′＝sin（Δｆ・ｔ） Ｃ′＝cos（Δｆ・ｔ） ２つの出力信号Ｓ′,C′は２値ディジタル信号に変換す
るＡ／Ｄ変換回路47,48に入力され、次の２値ディジタ
ル信号出力DS,DCを得る。
るＡ／Ｄ変換回路47,48に入力され、次の２値ディジタ
ル信号出力DS,DCを得る。
DS＝sgn〔sin（Δｆ・ｔ）〕 DC＝sgn〔cos（Δｆ・ｔ）〕 ただし ここではDCを基準タイミングとしてDSのレベルを検出す
る場合を考えるが、DSを基準としてDCのレベルを検出し
てもよい。エッジ検出回路49では、ディジタル信号DCの
立ち上がり時に立ち上がり検出信号RCを、立ち下がり時
に立ち下がり検出信号FCを出力する。
る場合を考えるが、DSを基準としてDCのレベルを検出し
てもよい。エッジ検出回路49では、ディジタル信号DCの
立ち上がり時に立ち上がり検出信号RCを、立ち下がり時
に立ち下がり検出信号FCを出力する。
第５図はエッジ検出回路49の出力を用いた周波数誤差検
出回路の具体例及びその動作を説明するための図であ
る。識別器410としては例えばＤ型フリップフロップを
用いることができ、この場合にはフリップフロップのＤ
入力にDS、クロック入力にDCの立ち上がり検出信号RC、
または立ち下がり検出信号FCが入力される。このとき立
ち上がり検出信号RCを基準タイミングとする第１の識別
器の出力Q1及び立ち下がり検出信号FCを基準タイミング
とする第２の識別器の出力Q2は周波数誤差Δｆの極性を
応じて次式のようになる。
出回路の具体例及びその動作を説明するための図であ
る。識別器410としては例えばＤ型フリップフロップを
用いることができ、この場合にはフリップフロップのＤ
入力にDS、クロック入力にDCの立ち上がり検出信号RC、
または立ち下がり検出信号FCが入力される。このとき立
ち上がり検出信号RCを基準タイミングとする第１の識別
器の出力Q1及び立ち下がり検出信号FCを基準タイミング
とする第２の識別器の出力Q2は周波数誤差Δｆの極性を
応じて次式のようになる。
Q1,▲▼の出力は切替回路によりそれぞれエッジ検
出信号RC,FCの入力に応じて選択する。従って切替回路
の出力SFは、 となり、周波数誤差の極性の検出が可能なことが理解さ
れる。
出信号RC,FCの入力に応じて選択する。従って切替回路
の出力SFは、 となり、周波数誤差の極性の検出が可能なことが理解さ
れる。
このようにDCの立ち上がり，立ち下がり検出信号RC,FC
を用いても２値ディジタル信号としてΔｆの極性が検出
することができる。また、ディジタル信号に変換される
前のDSの振幅はDCの立ち上がり，立ち下がり点にて等し
いから、周波数誤差検出の誤り特性劣化は原理的にな
い。ディジタル型AFC回路では、周波数誤差検出信号SF
が検出されたことに対応するタイミングをAFC回路の動
作クロックとするから、第５図に示すように、AFC回路
の動作クロックとしては周波数誤差検出信号Q1,Q2を検
出したことに対応するエッジ検出信号RCとFCの論理和DF
を用いる。従って、従来のディジタル型AFC回路の動作
クロック周波数Δｆに対し、本発明によるディジタル型
AFC回路では周波数誤差検出の頻度、すなわち動作クロ
ック周波数を２倍の２Δｆにすることができる。
を用いても２値ディジタル信号としてΔｆの極性が検出
することができる。また、ディジタル信号に変換される
前のDSの振幅はDCの立ち上がり，立ち下がり点にて等し
いから、周波数誤差検出の誤り特性劣化は原理的にな
い。ディジタル型AFC回路では、周波数誤差検出信号SF
が検出されたことに対応するタイミングをAFC回路の動
作クロックとするから、第５図に示すように、AFC回路
の動作クロックとしては周波数誤差検出信号Q1,Q2を検
出したことに対応するエッジ検出信号RCとFCの論理和DF
を用いる。従って、従来のディジタル型AFC回路の動作
クロック周波数Δｆに対し、本発明によるディジタル型
AFC回路では周波数誤差検出の頻度、すなわち動作クロ
ック周波数を２倍の２Δｆにすることができる。
その後の動作は従来のディジタル型AFC回路と同様であ
り、一般には入力信号に雑音が重畳されているため、周
波数誤差検出信号SFはディジタルループフィルタ411に
入力され、誤りを軽減した後ディジタル積分器412に入
力される。ディジタル積分器412の積分出力はＤ／Ａ変
換回路413によりディジタル信号からアナログ信号に変
換されて、前記電圧制御発振器42に制御信号として入力
され、周波数誤差Δｆが小となるように、即ち固定発振
器43の出力周波数と第１の周波数変換回路41の出力周波
数とを一致させるように制御するフィードバックループ
が構成されることから、第４図の回路はAFC回路として
動作することが理解される。
り、一般には入力信号に雑音が重畳されているため、周
波数誤差検出信号SFはディジタルループフィルタ411に
入力され、誤りを軽減した後ディジタル積分器412に入
力される。ディジタル積分器412の積分出力はＤ／Ａ変
換回路413によりディジタル信号からアナログ信号に変
換されて、前記電圧制御発振器42に制御信号として入力
され、周波数誤差Δｆが小となるように、即ち固定発振
器43の出力周波数と第１の周波数変換回路41の出力周波
数とを一致させるように制御するフィードバックループ
が構成されることから、第４図の回路はAFC回路として
動作することが理解される。
このように、本発明によれば、周波数誤差検出の誤り特
性を劣化させることなく、ディジタル型AFC回路の動作
クロックを従来のディジタル型AFC回路の約２倍にでき
るから、同一条件であれば引き込み時間を従来の１／２
にすることができる。
性を劣化させることなく、ディジタル型AFC回路の動作
クロックを従来のディジタル型AFC回路の約２倍にでき
るから、同一条件であれば引き込み時間を従来の１／２
にすることができる。
（３） 本発明の実施例２ 第６図は本発明の第２の実施例を示した図であって、61
は入力信号ａを別の周波数の信号ｂに変換する第１の周
波数変換回路、62は第１の周波数変換回路61に可変周波
数の局部発振信号を供給する電圧制御発振器、63は固定
周波数の局部発振信号を出力する固定発振器、64はこの
固定周波数の局部発振信号により第１の周波数変換回路
61の出力信号を周波数変換し２つの直交した出力S,Cを
得る第２の周波数変換回路、65,66は第２の周波数変換
回路64に接続される２つの低域波器、67,68はこれら
の２つの低域波器65,66の出力Ｓ′,C′を２値のディ
ジタル信号DS,DCに変換するＡ／Ｄ変換回路、69はディ
ジタル信号DC,DSの立ち上がり及び立ち下がりを検出す
るエッジ検出回路、610はディジタル信号DC,DSの立ち上
がり及び立ち下がりを基準タイミングとして他方のディ
ジタル信号DS,DCのレベルを検出する周波数誤差検出回
路、611は周波数誤差検出回路610の出力の誤りを軽減す
るため２値ディジタル信号で動作するディジタルループ
フィルタ、612はディジタルループフィルタ611の出力を
積分するディジタル積分器、613はディジタル積分器612
の出力をアナログ信号に変換するＤ／Ａ変換回路であ
り、Ｄ／Ａ変換回路613の出力信号は前記電圧制御発振
器62の制御信号として入力される。
は入力信号ａを別の周波数の信号ｂに変換する第１の周
波数変換回路、62は第１の周波数変換回路61に可変周波
数の局部発振信号を供給する電圧制御発振器、63は固定
周波数の局部発振信号を出力する固定発振器、64はこの
固定周波数の局部発振信号により第１の周波数変換回路
61の出力信号を周波数変換し２つの直交した出力S,Cを
得る第２の周波数変換回路、65,66は第２の周波数変換
回路64に接続される２つの低域波器、67,68はこれら
の２つの低域波器65,66の出力Ｓ′,C′を２値のディ
ジタル信号DS,DCに変換するＡ／Ｄ変換回路、69はディ
ジタル信号DC,DSの立ち上がり及び立ち下がりを検出す
るエッジ検出回路、610はディジタル信号DC,DSの立ち上
がり及び立ち下がりを基準タイミングとして他方のディ
ジタル信号DS,DCのレベルを検出する周波数誤差検出回
路、611は周波数誤差検出回路610の出力の誤りを軽減す
るため２値ディジタル信号で動作するディジタルループ
フィルタ、612はディジタルループフィルタ611の出力を
積分するディジタル積分器、613はディジタル積分器612
の出力をアナログ信号に変換するＤ／Ａ変換回路であ
り、Ｄ／Ａ変換回路613の出力信号は前記電圧制御発振
器62の制御信号として入力される。
以下、第６図に示した実施例の動作について説明する。
２値ディジタル信号DC,DSを得るまでの動作は第４図の
実施例と同様であるので説明は省略する。エッジ検出回
路69では、ディジタル信号DCの立ち上がり時に立ち下が
り検出信号RCを、立ち下がり時に立ち下がり検出信号FC
を出力し、ディジタル信号DSの立ち上がり時に立ち上が
り検出信号RSを、立ち下がり時に立ち下がり検出信号FS
を出力する。
２値ディジタル信号DC,DSを得るまでの動作は第４図の
実施例と同様であるので説明は省略する。エッジ検出回
路69では、ディジタル信号DCの立ち上がり時に立ち下が
り検出信号RCを、立ち下がり時に立ち下がり検出信号FC
を出力し、ディジタル信号DSの立ち上がり時に立ち上が
り検出信号RSを、立ち下がり時に立ち下がり検出信号FS
を出力する。
第７図はエッジ検出回路69の出力を用いた周波数誤差検
出回路の実施例及びその動作を説明するための図であ
る。この場合にも第１の実施例で説明した場合と同様
に、識別器としてＤ型フリップフロップを用いることが
でき、この場合には、Ｄ型フリップフロップのＤ入力に
DSが入力される時には、クロック入力にDCのエッジ検出
信号RC,FCが入力され、Ｄ入力にDCが入力される時に
は、クロック入力にDSのエッジ検出信号RS,FSが入力さ
れる。この時、立ち上がり検出信号RCを基準タイミング
としDSを入力とする第１の識別器の出力Q1、立ち下がり
検出信号FCを基準タイミングとしDSを入力とする第２の
識別器の出力Q2、立ち上がり検出信号RSを基準タイミン
グとしDCを入力とする第３の識別器の出力Q3、立ち下が
り検出信号FSを基準タイミングとしDCを入力とする第４
の識別器の出力Q4は、それぞれ周波数誤差Δｆの極性に
応じて次式のようになる。
出回路の実施例及びその動作を説明するための図であ
る。この場合にも第１の実施例で説明した場合と同様
に、識別器としてＤ型フリップフロップを用いることが
でき、この場合には、Ｄ型フリップフロップのＤ入力に
DSが入力される時には、クロック入力にDCのエッジ検出
信号RC,FCが入力され、Ｄ入力にDCが入力される時に
は、クロック入力にDSのエッジ検出信号RS,FSが入力さ
れる。この時、立ち上がり検出信号RCを基準タイミング
としDSを入力とする第１の識別器の出力Q1、立ち下がり
検出信号FCを基準タイミングとしDSを入力とする第２の
識別器の出力Q2、立ち上がり検出信号RSを基準タイミン
グとしDCを入力とする第３の識別器の出力Q3、立ち下が
り検出信号FSを基準タイミングとしDCを入力とする第４
の識別器の出力Q4は、それぞれ周波数誤差Δｆの極性に
応じて次式のようになる。
Q1,▲▼，▲▼,Q4の出力は切替回路により、エ
ッジ検出信号RS,FS,RC,FCの入力に応じて選択される。
従って切替回路の出力SFは以下のようになる。
ッジ検出信号RS,FS,RC,FCの入力に応じて選択される。
従って切替回路の出力SFは以下のようになる。
このようにDS,DC両方の立ち上がり，立ち下がり検出信
号を用いても２値ディジタル信号として、Δｆの極性が
検出される。また、ディジタル信号に変換される前のDS
の振幅はDCの立ち上がり，立ち下がり点にて等しく、DC
の振幅はDSの立ち上がり，上ち上がり点にて等しいか
ら、周波数誤差検出の誤り特性劣化は原理的にない。デ
ィジタル型AFC回路では、周波数誤差検出信号SFが検出
されたことに対応するタイミングをAFC回路の動作クロ
ックとするから、第７図に示すように、AFC回路の動作
クロックとしては周波数誤差検出信号Q1,Q2,Q3,Q4を検
出したことに対応するエッジ検出信号RC,FC,RS,FSの論
理和DFを用いる。従って、従来のディジタル型AFC回路
の動作クロック周波数Δｆに対し、本発明によるディジ
タル型AFC回路では周波数誤差検出の頻度、すなわち動
作クロック周波数を４倍の４Δｆにすることができる。
号を用いても２値ディジタル信号として、Δｆの極性が
検出される。また、ディジタル信号に変換される前のDS
の振幅はDCの立ち上がり，立ち下がり点にて等しく、DC
の振幅はDSの立ち上がり，上ち上がり点にて等しいか
ら、周波数誤差検出の誤り特性劣化は原理的にない。デ
ィジタル型AFC回路では、周波数誤差検出信号SFが検出
されたことに対応するタイミングをAFC回路の動作クロ
ックとするから、第７図に示すように、AFC回路の動作
クロックとしては周波数誤差検出信号Q1,Q2,Q3,Q4を検
出したことに対応するエッジ検出信号RC,FC,RS,FSの論
理和DFを用いる。従って、従来のディジタル型AFC回路
の動作クロック周波数Δｆに対し、本発明によるディジ
タル型AFC回路では周波数誤差検出の頻度、すなわち動
作クロック周波数を４倍の４Δｆにすることができる。
その後の動作は従来のディジタル型AFC回路、並びに第
５図の実施例と同様であり、ここでは詳細な説明は省略
するが、周波数誤差Δｆが小となるように、すなわち固
定発振器63の出力信号周波数と第１の周波数変換回路61
の出力信号周波数とを一致させるように制御するフィー
ドバックループが構成され、第６図の回路はAFC回路と
して動作し、本発明によれば、周波数誤差検出の誤り特
性を劣化させることなく、ディジタル型AFC回路の動作
クロックを従来のディジタル型AFC回路の約４倍にでき
るから、同一条件であれば引き込み時間を従来の１／４
にすることができる。
５図の実施例と同様であり、ここでは詳細な説明は省略
するが、周波数誤差Δｆが小となるように、すなわち固
定発振器63の出力信号周波数と第１の周波数変換回路61
の出力信号周波数とを一致させるように制御するフィー
ドバックループが構成され、第６図の回路はAFC回路と
して動作し、本発明によれば、周波数誤差検出の誤り特
性を劣化させることなく、ディジタル型AFC回路の動作
クロックを従来のディジタル型AFC回路の約４倍にでき
るから、同一条件であれば引き込み時間を従来の１／４
にすることができる。
（４） 本発明の実施例３ 第８図は本発明の第３の実施例としてのディジタル型AF
C回路である。図中81は入力信号ａを別の周波数に周波
数変換し２つの直交した出力S,Cを得る周波数変換回
路、82は周波数変換回路81に可変周波数の局部発振信号
を供給する電圧制御発振器、83,84は周波数変換回路81
に接続される２つの低域波器、85,86はこれらの２つ
の低域波器83,84の出力Ｓ′,C′を２値のディジタル
信号DS,DCに変換するＡ／Ｄ変換回路、87はディジタル
信号DCの立ち上がり及び立ち下がりを検出するエッジ検
出回路、88はディジタル信号DCの立ち上がり及び立ち下
がりを基準タイミングとして他方のディジタル信号DSの
レベルを検出する周波数誤差検出回路、89は周波数誤差
検出回路88からの出力の誤りを軽減するための２値ディ
ジタル信号で動作するディジタルループフィルタ、810
はディジタルループフィルタ89の出力を積分するディジ
タル積分器、811はディジタル積分器810の出力信号をア
ナログ信号に変換するＤ／Ａ変換回路であり、Ｄ／Ａ変
換回路811の出力信号は前記電圧制御発振器82の制御信
号として入力される。
C回路である。図中81は入力信号ａを別の周波数に周波
数変換し２つの直交した出力S,Cを得る周波数変換回
路、82は周波数変換回路81に可変周波数の局部発振信号
を供給する電圧制御発振器、83,84は周波数変換回路81
に接続される２つの低域波器、85,86はこれらの２つ
の低域波器83,84の出力Ｓ′,C′を２値のディジタル
信号DS,DCに変換するＡ／Ｄ変換回路、87はディジタル
信号DCの立ち上がり及び立ち下がりを検出するエッジ検
出回路、88はディジタル信号DCの立ち上がり及び立ち下
がりを基準タイミングとして他方のディジタル信号DSの
レベルを検出する周波数誤差検出回路、89は周波数誤差
検出回路88からの出力の誤りを軽減するための２値ディ
ジタル信号で動作するディジタルループフィルタ、810
はディジタルループフィルタ89の出力を積分するディジ
タル積分器、811はディジタル積分器810の出力信号をア
ナログ信号に変換するＤ／Ａ変換回路であり、Ｄ／Ａ変
換回路811の出力信号は前記電圧制御発振器82の制御信
号として入力される。
以下、第８図に示したディジタル型AFC回路の動作につ
いて説明する。所定の基準周波数からの偏移をもつ入力
信号ａは第１の周波数変換回路81に入力され、電圧制御
発振器82の出力と混合され、２つの直交した出力信号S,
Cが得られるる。ここで入力信号周波数をf1、電圧制御
発振器82の出力信号周波数をf2とする。周波数変換回路
82の出力信号周波数はΔｆ＝f2−f1となる。周波数変換
回路81において得られる直交した出力信号は、低域波
器83,84により高調波や雑音の不要波成分が除去され信
号Ｓ′,C′を得る。以下の動作は第４図に示したディジ
タル型AFC回路の実施例と同じであるので詳細は省略す
るが、本AFC回路でもΔｆが小となるように電圧制御発
振器82の出力周波数f2が制御される。従って、本実施例
によるAFC回路では、電圧制御発振器82の出力信号周波
数f2は入力信号の周波数f1と等しくなるように制御され
る。本実施例においては、第４図に示した実施例同様
に、従来のディジタル型AFC回路の動作クロック周波数
Δｆに対し、本実施例によるディジタル型AFC回路では
周波数誤差検出の頻度、すなわち動作クロック周波数を
２倍の２Δｆにすることができる。このように本実施例
においても、周波数誤差検出の誤り特性を劣化させるこ
となく、ディジタル型AFC回路の動作クロックを従来の
ディジタル型AFC回路の約２倍にできるから、同一条件
であれば引き込み時間を従来の１／２にすることができ
る。
いて説明する。所定の基準周波数からの偏移をもつ入力
信号ａは第１の周波数変換回路81に入力され、電圧制御
発振器82の出力と混合され、２つの直交した出力信号S,
Cが得られるる。ここで入力信号周波数をf1、電圧制御
発振器82の出力信号周波数をf2とする。周波数変換回路
82の出力信号周波数はΔｆ＝f2−f1となる。周波数変換
回路81において得られる直交した出力信号は、低域波
器83,84により高調波や雑音の不要波成分が除去され信
号Ｓ′,C′を得る。以下の動作は第４図に示したディジ
タル型AFC回路の実施例と同じであるので詳細は省略す
るが、本AFC回路でもΔｆが小となるように電圧制御発
振器82の出力周波数f2が制御される。従って、本実施例
によるAFC回路では、電圧制御発振器82の出力信号周波
数f2は入力信号の周波数f1と等しくなるように制御され
る。本実施例においては、第４図に示した実施例同様
に、従来のディジタル型AFC回路の動作クロック周波数
Δｆに対し、本実施例によるディジタル型AFC回路では
周波数誤差検出の頻度、すなわち動作クロック周波数を
２倍の２Δｆにすることができる。このように本実施例
においても、周波数誤差検出の誤り特性を劣化させるこ
となく、ディジタル型AFC回路の動作クロックを従来の
ディジタル型AFC回路の約２倍にできるから、同一条件
であれば引き込み時間を従来の１／２にすることができ
る。
（５） 本発明の実施例４ 第９図は本発明の第４の実施例としてのディジタル型AF
C回路の一実施例である。図中91は入力信号ａを別の周
波数に周波数変換し２つの直交した出力S,Cを得る周波
数変換回路、92は周波数変換回路91に可変周波数の局部
発振信号を供給する電圧制御発振器、93,94は周波数変
換回路91に接続される２つの低域波器、95,96はこれ
らの２つの低域波器93,94の出力Ｓ′,C′を２値のデ
ィジタル信号DS,DCに変換するＡ／Ｄ変換回路、97はデ
ィジタル信号DC,DSの立ち上がり及び立ち下がりを検出
するエッジ検出回路、98はディジタル信号DC,DSの立ち
上がり及び立ち下がりを基準タイミングとして他方のデ
ィジタル信号DS,DCのレベルを検出する周波数誤差検出
回路、99は周波数誤差検出回路98の出力の誤りを軽減す
るための２値ディジタル信号で動作するディジタルルー
プフィルタ、910はディジタルループフィルタ99の出力
を積分するディジタル積分器、911はディジタル積分器9
10の出力をアナログ信号に変換するＤ／Ａ変換回路であ
り、Ｄ／Ａ変換回路911の出力信号は前記電圧制御発振
器92の制御信号として入力される。
C回路の一実施例である。図中91は入力信号ａを別の周
波数に周波数変換し２つの直交した出力S,Cを得る周波
数変換回路、92は周波数変換回路91に可変周波数の局部
発振信号を供給する電圧制御発振器、93,94は周波数変
換回路91に接続される２つの低域波器、95,96はこれ
らの２つの低域波器93,94の出力Ｓ′,C′を２値のデ
ィジタル信号DS,DCに変換するＡ／Ｄ変換回路、97はデ
ィジタル信号DC,DSの立ち上がり及び立ち下がりを検出
するエッジ検出回路、98はディジタル信号DC,DSの立ち
上がり及び立ち下がりを基準タイミングとして他方のデ
ィジタル信号DS,DCのレベルを検出する周波数誤差検出
回路、99は周波数誤差検出回路98の出力の誤りを軽減す
るための２値ディジタル信号で動作するディジタルルー
プフィルタ、910はディジタルループフィルタ99の出力
を積分するディジタル積分器、911はディジタル積分器9
10の出力をアナログ信号に変換するＤ／Ａ変換回路であ
り、Ｄ／Ａ変換回路911の出力信号は前記電圧制御発振
器92の制御信号として入力される。
以下、第９図に示したディジタル型AFC回路の動作につ
いて説明する。所定の基準周波数からの偏移をもつ入力
信号ａは周波数変換回路91に入力され、電圧制御発振器
92の出力と混合され、２つの直交した出力信号S,Cが得
られる。信号S,Cから２値ディジタル信号DC,DSを得るま
での動作は第８図の実施例の動作と同様である。また、
ディジタル信号DC,DSの立ち上がり及び立ち下がりの検
出以後の動作は、第６図に示したディジタル型AFC回路
の実施例と同じであるので詳細は省略するが、本AFC回
路でもΔｆが小となるように電圧制御発振器92の出力信
号周波数f2が制御される。従って、同期状態では電圧制
御発振器92の出力信号周波数f2は入力信号の周波数f1と
等しくなる。本実施例においては、第６図の実施例と同
様に、従来のディジタル型AFC回路の動作クロックΔｆ
に対し、動作クロックが４倍の４Δｆになるから、同一
条件であれば引き込み時間を従来の１／４にすることが
できる。
いて説明する。所定の基準周波数からの偏移をもつ入力
信号ａは周波数変換回路91に入力され、電圧制御発振器
92の出力と混合され、２つの直交した出力信号S,Cが得
られる。信号S,Cから２値ディジタル信号DC,DSを得るま
での動作は第８図の実施例の動作と同様である。また、
ディジタル信号DC,DSの立ち上がり及び立ち下がりの検
出以後の動作は、第６図に示したディジタル型AFC回路
の実施例と同じであるので詳細は省略するが、本AFC回
路でもΔｆが小となるように電圧制御発振器92の出力信
号周波数f2が制御される。従って、同期状態では電圧制
御発振器92の出力信号周波数f2は入力信号の周波数f1と
等しくなる。本実施例においては、第６図の実施例と同
様に、従来のディジタル型AFC回路の動作クロックΔｆ
に対し、動作クロックが４倍の４Δｆになるから、同一
条件であれば引き込み時間を従来の１／４にすることが
できる。
第８図，第９図に示したディジタル型AFC回路を用い
て、第10図に示すような追尾型帯域波器を構成するこ
とできる。第10図は第３の実施例としてのディジタル型
AFC回路を用いた追尾型帯域波器の一例であって、第1
0図の点線で囲まれた部分は第８図に示したディジタル
型AFC回路と同一である。もちろん、第８図のディジタ
ル型AFC回路の代替として、第９図に示したディジタル
型AFC回路を用いることもできる。第10図において、101
は入力信号ａを別の周波数に周波数変換し２つの直交し
た出力S,Cを得る第１の周波数変換回路、102は第１の周
波数変換回路101及び第２の周波数変換回路1012に可変
周波数の局部発振信号を供給する電圧制御発振器、103,
104は周波数変換回路101に接続される２つの低域波
器、105,106はこれらの２つの低域波器103,104の出力
Ｓ′,C′を２値のディジタル信号DS,DCに変換するＡ／
Ｄ変換回路、107はディジタル信号DCの立ち上がり及び
立ち下がりを検出するエッジ検出回路、108はディジタ
ル信号DCの立ち上がり及び立ち下がりを基準タイミング
として他方のディジタル信号DSのレベルを検出する周波
数誤差検出回路、109は周波数誤差検出回路108からの出
力の誤りを軽減するための２値ディジタル信号で動作す
るディジタルループフィルタ、1010はディジタルループ
フィルタ109の出力を積分するディジタル積分器、1011
はディジタル積分器1010の出力信号をアナログ信号に変
換するＤ／Ａ変換回路であり、Ｄ／Ａ変換回路1011の出
力信号は前記電圧制御発振器82の制御信号として入力さ
れる。また、第２の周波数変換回路1012は電圧制御発振
器102の出力信号を局部発振信号として低域波器103,1
04の出力の周波数変換を行う。第２の周波数変換回路10
12は第１の周波数変換回路101と共通の局部発振信号を
用いているので、入力信号ａと同じ周波数をもつ出力信
号ａ′が得られ、第１の周波数変換回路101、２つの低
域波器103,104及び第２の周波数変換回路1012によ
り、低域波器103,104の3dB帯域幅をもち、電圧制御発
振器102の出力信号周波数f2を中心周波数とする帯域
波器が構成される。第８図に示したディジタル型AFC回
路においては電圧制御発振器102の出力周波数f2、すな
わち帯域波器の中心周波数と入力信号の周波数f1との
差Δｆが小となるように制御されるから、第10図に示す
回路は入力信号周波数変動に対して中心周波数が追尾す
る追尾型帯域波器として動作することが理解される。
て、第10図に示すような追尾型帯域波器を構成するこ
とできる。第10図は第３の実施例としてのディジタル型
AFC回路を用いた追尾型帯域波器の一例であって、第1
0図の点線で囲まれた部分は第８図に示したディジタル
型AFC回路と同一である。もちろん、第８図のディジタ
ル型AFC回路の代替として、第９図に示したディジタル
型AFC回路を用いることもできる。第10図において、101
は入力信号ａを別の周波数に周波数変換し２つの直交し
た出力S,Cを得る第１の周波数変換回路、102は第１の周
波数変換回路101及び第２の周波数変換回路1012に可変
周波数の局部発振信号を供給する電圧制御発振器、103,
104は周波数変換回路101に接続される２つの低域波
器、105,106はこれらの２つの低域波器103,104の出力
Ｓ′,C′を２値のディジタル信号DS,DCに変換するＡ／
Ｄ変換回路、107はディジタル信号DCの立ち上がり及び
立ち下がりを検出するエッジ検出回路、108はディジタ
ル信号DCの立ち上がり及び立ち下がりを基準タイミング
として他方のディジタル信号DSのレベルを検出する周波
数誤差検出回路、109は周波数誤差検出回路108からの出
力の誤りを軽減するための２値ディジタル信号で動作す
るディジタルループフィルタ、1010はディジタルループ
フィルタ109の出力を積分するディジタル積分器、1011
はディジタル積分器1010の出力信号をアナログ信号に変
換するＤ／Ａ変換回路であり、Ｄ／Ａ変換回路1011の出
力信号は前記電圧制御発振器82の制御信号として入力さ
れる。また、第２の周波数変換回路1012は電圧制御発振
器102の出力信号を局部発振信号として低域波器103,1
04の出力の周波数変換を行う。第２の周波数変換回路10
12は第１の周波数変換回路101と共通の局部発振信号を
用いているので、入力信号ａと同じ周波数をもつ出力信
号ａ′が得られ、第１の周波数変換回路101、２つの低
域波器103,104及び第２の周波数変換回路1012によ
り、低域波器103,104の3dB帯域幅をもち、電圧制御発
振器102の出力信号周波数f2を中心周波数とする帯域
波器が構成される。第８図に示したディジタル型AFC回
路においては電圧制御発振器102の出力周波数f2、すな
わち帯域波器の中心周波数と入力信号の周波数f1との
差Δｆが小となるように制御されるから、第10図に示す
回路は入力信号周波数変動に対して中心周波数が追尾す
る追尾型帯域波器として動作することが理解される。
（発明の効果） 以上詳細に説明のように、本発明によれば誤動作を防止
してしかも引き込み時間を短縮したディジタルAFC回路
を実現することができるので、実用的効果は大きい。
してしかも引き込み時間を短縮したディジタルAFC回路
を実現することができるので、実用的効果は大きい。
第１図は従来のディジタル型自動周波数制御回路（ディ
ジタル型AFC回路）の構成例を示すブロック図、第２図
は従来のディジタル型AFC回路における周波数誤差検出
の原理を説明するためのタイムチャート、第３図はバー
スト信号を入力信号としたときの従来のディジタル型AF
C回路の動作を説明するためのタイムチャート、第４図
は本発明の第１の実施例を示すブロック図、第５図
（Ａ）（Ｂ）は第４図の実施例におけるエッジ検出回路
と識別器の具体的な構成例を示すブロック図とその動作
を説明するためのタイムチャート、第６図は本発明の第
２の実施例を示すブロック図、第７図（Ａ）（Ｂ）は第
６図の実施例におけるエッジ検出回路と識別器の具体的
な構成例を示すブロック図とその動作を説明するための
タイムチャート、第８図は本発明の第３の実施例を示す
ブロック図、第９図は本発明の第４の実施例を示すブロ
ック図、第10図は本発明によるディジタル型AFC回路を
用いた追尾型帯域波器の一例を示すブロック図であ
る。 11,41,61,101……第１の周波数変換回路、81,91……周
波数変換回路、12,42,62,82,92,102……電圧制御発振
器、13,43,63……固定発振器、14,44,64,1012……第２
の周波数変換回路、15,16,45,46,65,66,83,84,93,94,10
3,104……低域波器、17,18,47,48,67,68,85,86,95,9
6,105,106……Ａ／Ｄ変換回路、49,69,87,97,107……エ
ッジ検出回路、19……識別器、110,411,611,89,99,109
……ディジタルループフィルタ、111,412,612,810,910,
1010……ディジタル積分器、112,413,613,811,911,1011
……Ｄ／Ａ変換回路、410,610,88,98,108……周波数誤
差検出回路。
ジタル型AFC回路）の構成例を示すブロック図、第２図
は従来のディジタル型AFC回路における周波数誤差検出
の原理を説明するためのタイムチャート、第３図はバー
スト信号を入力信号としたときの従来のディジタル型AF
C回路の動作を説明するためのタイムチャート、第４図
は本発明の第１の実施例を示すブロック図、第５図
（Ａ）（Ｂ）は第４図の実施例におけるエッジ検出回路
と識別器の具体的な構成例を示すブロック図とその動作
を説明するためのタイムチャート、第６図は本発明の第
２の実施例を示すブロック図、第７図（Ａ）（Ｂ）は第
６図の実施例におけるエッジ検出回路と識別器の具体的
な構成例を示すブロック図とその動作を説明するための
タイムチャート、第８図は本発明の第３の実施例を示す
ブロック図、第９図は本発明の第４の実施例を示すブロ
ック図、第10図は本発明によるディジタル型AFC回路を
用いた追尾型帯域波器の一例を示すブロック図であ
る。 11,41,61,101……第１の周波数変換回路、81,91……周
波数変換回路、12,42,62,82,92,102……電圧制御発振
器、13,43,63……固定発振器、14,44,64,1012……第２
の周波数変換回路、15,16,45,46,65,66,83,84,93,94,10
3,104……低域波器、17,18,47,48,67,68,85,86,95,9
6,105,106……Ａ／Ｄ変換回路、49,69,87,97,107……エ
ッジ検出回路、19……識別器、110,411,611,89,99,109
……ディジタルループフィルタ、111,412,612,810,910,
1010……ディジタル積分器、112,413,613,811,911,1011
……Ｄ／Ａ変換回路、410,610,88,98,108……周波数誤
差検出回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 修三 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社通信網第二研究所内 (56)参考文献 特開 昭62−190958（ＪＰ，Ａ)
Claims (3)
- 【請求項１】電圧制御発振器と、該電圧制御発振器の出
力を用いて入力信号を別の周波数に周波数変換し２つの
直交した出力を得る周波数変換回路と、該周波数変換回
路に接続される２つの低域波器と、該２つの低域波
器の出力を２値のディジタル信号に変換する手段と、該
２つのディジタル信号の一方または両方の出力の立上が
り及び立下がりに応じてパルスを出力するエッジ検出回
路と、該エッジ検出回路のパルス出力時に他方のディジ
タル信号のレベルを検出する２つまたは４つの識別器
と、前記エッジ検出回路の出力パルスにより該識別器出
力を選択する切替回路と、該切替回路に接続されるディ
ジタルループフィルタと、該ディジタルループフィルタ
出力を積分するディジタル積分器と、該ディジタル積分
器の出力をアナログ信号に変換して前記電圧制御発振器
に加える手段とを備え、前記周波数変換回路の出力周波
数が小となるように制御するように構成された自動周波
数制御回路。 - 【請求項２】前記周波数変換回路は、前記電圧制御発振
器の出力を用いて入力信号を別の周波数の信号に周波数
変換する第１の周波数変換回路と、該別の周波数に近似
する固定周波数の局部発振信号を出力する固定発振器
と、該固定発振信号と前記別の周波数の信号を混合して
前記２つの直交した出力を得る第２の周波数変換回路と
により構成されたことを特徴とする特許請求の範囲第１
項記載の自動周波数制御回路。 - 【請求項３】前記周波数変換回路は前記入力信号の周波
数に近似する周波数の信号を発振する電圧制御発振器の
出力と混合されて２つの直交した出力を得るように構成
されたことを特徴とする特許請求の範囲第１項記載の自
動周波数制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056705A JPH0666646B2 (ja) | 1987-03-13 | 1987-03-13 | 自動周波数制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056705A JPH0666646B2 (ja) | 1987-03-13 | 1987-03-13 | 自動周波数制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63224409A JPS63224409A (ja) | 1988-09-19 |
| JPH0666646B2 true JPH0666646B2 (ja) | 1994-08-24 |
Family
ID=13034887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62056705A Expired - Lifetime JPH0666646B2 (ja) | 1987-03-13 | 1987-03-13 | 自動周波数制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666646B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4449259B2 (ja) * | 2001-06-19 | 2010-04-14 | 日本電気株式会社 | Ａｆｃ回路 |
-
1987
- 1987-03-13 JP JP62056705A patent/JPH0666646B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63224409A (ja) | 1988-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4365211A (en) | Phase-locked loop with initialization loop | |
| US4587496A (en) | Fast acquisition phase-lock loop | |
| EP0614283B1 (en) | Phase lock loop circuit using a sample and hold switch circuit | |
| JPH07154287A (ja) | 直接変換受信機 | |
| EP0161024B1 (en) | An fsk data receiver | |
| US4843332A (en) | Wide range digital phase/frequency detector | |
| US5684805A (en) | Microwave multiphase detector | |
| EP0072241A2 (en) | Carrier recovery circuit | |
| JPS60203045A (ja) | 位相同期検波復調器 | |
| US20030218509A1 (en) | Phase locked loop for recovering a clock signal from a data signal | |
| US4792767A (en) | Phase and frequency detector and use of this detector in a phase-lock loop | |
| US4799240A (en) | Clock synchronizing circuit including a voltage controlled oscillator | |
| US5850161A (en) | Digital FM demodulator using pulse generators | |
| JPS644386B2 (ja) | ||
| JP2550701B2 (ja) | Ｆｓｋ受信機 | |
| JPH0379888B2 (ja) | ||
| JP2513329B2 (ja) | 周波数変調波受信装置 | |
| JPS63224409A (ja) | 自動周波数制御回路 | |
| JPH018046Y2 (ja) | ||
| JPH0795051A (ja) | ディジタルｐｌｌ回路 | |
| SU1381729A1 (ru) | Демодул тор фазотелеграфных сигналов | |
| JPS6298806A (ja) | Ｆｍ変調器 | |
| JPS59198054A (ja) | 自動周波数制御方式 | |
| JPH04189034A (ja) | Ａｆｃループ併用位相同期ループ補捉回路 | |
| JPS60259016A (ja) | Ａｆｃ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |