JPH018046Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、周波数変調方式の変復調装置等にお
いて用いられるデイジタル式周波数弁別回路に関
するものである。

周波数偏移（以下、FS）信号等の周波数変調
信号を復調する場合、近来はDPLL（Digital
Phase Lock Loop.）形周波数弁別回路が用いら
れており、これは、第１図のブロツク図に示すと
おりの構成となつている。

DPLL形周波数弁別回路の原理および動作状況
については、「PLL−ICの使い方」（産報出版株
式会社、1976年11月20日初版発行）の第8.3章お
よび第9.2章に詳細が記載されており、公知のも
のとなつているが、その概要はつぎのとおりであ
る。

すなわち、第１図は、前述の「PLL−ICの使
い方」における第９，１７図に示された構成に対
し、同図のゲート制御回路を可変分周器VDに置
換したものであり、プログラマブルカウンタ等を
用いた可変分周器VDは、クロツク端子CLからの
クロツクパルスを分周すると共に、設定端子t₁〜
t_nへ与えられる設定信号に応じて分周比の設定が
行なわれたうえ、制御端子Ｃに与えられる制御信
号にしたがつて分周比の切替えが逐次に行なわれ
るものとなつており、その出力を、フリツプフロ
ツプ回路（以下、FFC）FF₁〜FF_oからなる固定
分周器FVにおいて更に分周の後、排他的論理和
（以下、EXOR）ゲートG₁の入力へ与えている。

また、EXORゲートG₁の他方の入力には、入
力端子INから、周波数_aと_bとに偏移の行なわ
れるFS信号が与えられており、EXORゲートG₁
において、両入力信号間の位相差が検出され、こ
の検出出力が、FS信号における周波数_a，_bの
各周期に比例した平均値を有するパルス信号とな
るため、これを低減濾波器LPFにより平均化の
うえ、出力端子OUTへ復調出力として送出して
いる。

なお、EXORゲートG₁の検出出力は、制御信
号として可変分周器VDへ与えられ、これによつ
て同分周器VDの分周比が逐次切替えられるもの
となつている。

ただし、FS信号の周波数が_a，_bの２波であ
れば、可変分周器VDの分周比は１／N₁，１／
N₂の２種に設定され、検出出力が“Ｈ”（高レベ
ル）のとき分周比が１／N₁となつて周波数₁の
出力を送出し、検出出力が“Ｌ”（低レベル）の
ときには分周比が１／N₂となつて周波数g₁の出
力を送出するものとなつているため、固定分周器
FDの分周比を１／Ｎとすれば、同分周器FDが可
変分周器VDの出力をＮ／２個カウントする毎
に、その出力を変化させるものとなつている。

また、可変分周器VDは、分周動作を確実とす
るため、制御信号による分周比の切替えが、クロ
ツクパルスのカウント中には行なわれず、所定の
カウントを終了した後に行なわれるものとして構
成されている。

第２図は、第１図における各部の波形を示すタ
イムチヤートであり、クロツクパルスに注目する
ため時間軸が拡大されており、クロツクパルスａ
を可変分周器VDにより分周し、出力ｂとしてい
るが、FS信号ｄと固定分周器FDの出力ｃとの位
相差に応じたEXORゲートG₁の検出出力ｅによ
り、可変分周器VDの分周比が切替えられ、出力
ｂの周波数が１／₁と１／g₁とに変化するものと
なつている。

しかし、クロツクパルスａとFS信号ｄとは非
同期状態のため、可変分周器VDがカウントを終
了し出力ｂのパルスが生ずるときに切替えが行な
われるとは限らず、上述のとおり、カウント中に
検出出力ｅが変化すれば、所定のカウントを終了
してから分周比の切替えが行なわれるため、検出
出力ｅの変化点と分周比の切替えとの間には、時
間t₁またはt₂の遅延を生じ、これが検出出力ｅに
影響を及ぼし、検出出力ｅにおける変化点のジツ
タ（時間軸上の源動）として現われ、これの最大
値は、出力ｂの１周期分に相当するものとなる。

なお、このジツタを時間で表わせば、最大、 ±１／２（１／₁＋１／g₁）（sec） …(1) となる。ただし、₁とg₁とは接近した周波数の場
合が多く、(1)式は、 ±１／g₁（sec） …(2) と近似できる。

(2)式により示されるジツタは、一般に低周波成
分であり、低周波雑音として現われるが、低減濾
波器LPFでは除去することができず、出力端子
OUTへそのまま送出されるため、これが復調出
力の雑音成分となり、変復調装置等の機能を劣化
させる大きな要因となる。

この対策としては、固定分周器FDの分周比を
大とする一方、可変分周器VDから得る出力ｂの
周波数を高くすればよいが、固定分周器FDの
FFC，FF₁〜FF_oによるカウント段数を増加させ
れば高価になると共に、分周比の変更により
DPLL回路の応答特性が変化する欠点を生ずる。

また、出力ｂの周波数を高くするには、クロツ
クパルスａの周波数も高くせねばならず、クロツ
クパルス発生源の構成上自ずから限界があり、い
ずれも製造コスト上好ましくない欠点となる。

本考案は、従来のかかる欠点を根本的に解決す
る目的を有し、EXORゲートの検出出力が変化
したときに、可変分周器を強制的にリセツトする
ことにより、特に構成上大きな変更を行なうこと
なく、ジツタの発生を大幅に減少させる極めて効
果的な、デイジタル式周波数弁別回路を提供する
ものである。

以下、実施例を示す第３図以降により本考案の
詳細を説明する。

第３図のブロツク図においては、各部の波形を
第４図のタイムチヤートに示すとおり、クロツク
端子CLに周波数_cのクロツクパルスａが与えら
れ、これを可変分周器VDにより分周のうえ、出
力ｂとしてから固定分周器FDへ与えており、入
力端子INへ与えられる入力信号としてのFS信号
ｃと、固定分周器FDの出力ｄとの位相差を
EXORゲートG₁において検出し、この検出出力
ｅを制御信号として可変分周器VDへ与え、その
分周比を制御している。

検出出力ｅは、低減濾波器LPFを介して出力
端子OUTへ送出される一方、パルス発生器PGに
も与えられており、EXORゲートG₂と、これの
入力間へ接続された抵抗器R₁およびコンデンサ
C₁による積分回路とにより構成されたパルス発
生器PGは、検出出力ｅの変化に基づいてリセツ
トパルスｆを発生し、これによつて可変分周器
VDのリセツトを行なつている。

ただし、この場合も可変分周器VDの分周比
は、設定端子t₁〜t_nへの設定信号印加により１／
N₁と１／N₂との２種に設定されているものとす
る。

このため、検出出力ｅの変化により、可変分周
器VDはリセツトされた直後に新たなカウント動
作を開始するものとなつており、検出出力ｅが
“Ｈ”のときの分周比を１／N₁、同出力ｅが
“Ｌ”のときの分周比を１／N₂とすれば、検出出
力ｅが“Ｈ”の間は可変分周器VDの出力ｂが、
（_c／N₁）＝₁の周波数によると共に、検出出力ｅ
が“Ｌ”の間は出力ｂが（_c／N₂）＝g₁の周波数
となり、これが固定分周器FVへ与えられる。

ただし、FS信号ｃとクロツクパルスａとは非
同期状態のため、可変分周器VDのリセツトと分
周比切替とを行なうときに、出力ｂが不規側とな
り若干のジツタが検出出力ｅに生ずる。

しかし、このジツタは、検出出力ｅの変化点に
おいて±1/2_c（sec）であると共に、検出出力ｅ
の変化する直前において±1/2ｇ₁（sec）であり、
最大ジツタはg₁＜₁のとき、 ±（１／2_c＋１／2_g1）（sec） …(3) となるが、一般にf_c≫₁，g₁であるため、最大ジ
ツタは近似的に、 ±１／2_g1（sec） …(4) となり、(2)式の1/2となつて、従来のものに比し
ジツタが大幅に減少する。

第５図は、他の実施例を示すブロツク図であ
り、各部の波形を第６図のタイムチヤートに示す
とおり、第３図と同様に動作する。

ただし、パルス発生器PGには、EXORゲート
G₂と、これの入力間へ接続され、かつ、クロツ
クパルスａにより順次にトリガされる２段縦続の
FFC・FF₁₁，FF₁₂とにより構成されており、当
初、FFC・FF₁₁，FF₁₂がセツト状態であるもの
とすれば、FFC・FF₁₂の出力Ｑが“Ｈ”のため、
検出出力ｅが“Ｌ”へ転じたときにEXORゲー
トG₂の出力が“Ｈ”となり、これがリセツトパ
ルスｆとして送出される。

ついで、リセツトパルスｆが“Ｈ”となつた時
点に続く、クロツクパルスａの立上りによつて
FFC・FF₁₁がトリガされ、リセツト状態となつ
て出力Ｑを“Ｌ”とするため、インバータIN₁に
より反転されたクロツクパルスａの立下りによつ
てFFC・FF₁₂がトリガされたとき、FFC・FF₁₂
もリセツト状態となり、その出力Ｑを“Ｌ”へ転
ずることにより、EXORゲートG₂の出力が“Ｌ”
へ戻り、リセツトパルスｆの送出が終了する。

なお、FFC・FF₁₁，FF₁₂がリセツト状態のと
きに、検出出力ｅが“Ｈ”となれば、同様に
FFC・FF₁₁，FF₁₂が順次にトリガされてセツト
状態となるため、このときにもリセツトパルスｆ
の発生が行なわれる。

また、第５図においては、リセツトパルスｆの
期間、可変分周器VDの分周動作が停止状態とな
り、リセツトパルスｆの終了により分周動作を開
始するが、ジツタの発生状況は第３図と同様であ
り、(4)式によつて示される結果となる。

なお、可変分周器VDの分周比設定数は、入力
信号の周波数種別に応じて設定すればよく、パル
ス発生器PGとして微分回路を用いても同様であ
る等、種々の変形が自在である。

以上の説明により明らかなとおり本考案によれ
ば、ジツタの発生量が大幅に減少し、これに応じ
て復調出力の雑音成分も減少するため、変復調装
置等の機能向上が達せられ、各種用途の周波数弁
別回路として多大の効果が得られる。

【図面の簡単な説明】

第１図は従来例のブロツク図、第２図は第１図
における各部の波形を示すタイムチヤート、第３
図は本考案の実施例を示すブロツク図、第４図は
第３図における各部の波形を示すタイムチヤー
ト、第５図は他の実施例を示すブロツク図、第６
図は第５図における各部の波形を示すタイムチヤ
ートである。 VD……可変分周器、FV……固定分周器、G₁，
G₂……EXORゲート（排他的論理和ゲート）、
PG……パルス発生器、R₁……抵抗器、C₁……コ
ンデンサ、FF₁₁，FF₁₂……FFC（フリツプフロツ
プ回路）。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) クロツクパルスを分周すると共に設定信号に
   応じて複数の分周比が設定されたうえ制御信号
   にしたがつて前記分周比の切替えが行なわれる
   可変分周器と、該可変分周器の出力を所定の分
   周比により分周する固定分周器と、該固定分周
   器の出力と入力信号との位相差を検出し該検出
   出力を前記制御信号として前記可変分周器へ与
   える排他的論理和ゲートと、該排他的論理和ゲ
   ートの検出出力における変化に基づいてリセツ
   トパルスを発生し前記可変分周器のリセツトを
   行なうパルス発生器とからなることを特徴とす
   るデイジタル式周波数弁別回路。 (2) 排他的論理和ゲートと、該排他的論理和ゲー
   トの一方の入力と、他方の入力との間へ接続さ
   れた積分回路とからなるパルス発生器を用いた
   ことを特徴とする実用新案登録請求の範囲第１
   項記載のデイジタル式周波数弁別回路。 (3) 排他的論理和ゲートと、該排他的論理和ゲー
   トの一方の入力と他方の入力との間へ接続され
   かつクロツクパルスにより順次にトリガされる
   ２段縦続のフリツプフロツプ回路とからなるパ
   ルス発生器を用いたことを特徴とする実用新案
   登録請求の範囲第１項記載のデイジタル式周波
   数弁別回路。