JPH0666674B2

JPH0666674B2 - 半導体集積回路の出力回路

Info

Publication number: JPH0666674B2
Application number: JP63293882A
Authority: JP
Inventors: 裕待渡邉; 弘佐原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-11-21
Filing date: 1988-11-21
Publication date: 1994-08-24
Anticipated expiration: 2009-08-24
Also published as: US5055713A; KR900008779A; KR920009720B1; JPH02141023A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路の出力回路に係り、例えば絶
縁ゲート型（MOS）半導体メモリに使用される出力回路
に関する。

（従来の技術）従来、MOSメモリに使用される出力回路は、例えば第８
図に示すように、Vcc電源ノードとVss電源ノード（接地
電位）との間に、出力用のＮチャネルMOS型の第１のト
ランジスタ１および第２のトランジスタ２が直列に接続
されてなり、この２個のトランジスタ１および２の各ゲ
ートに対応して相補的な信号Ｃ、が別々に与えられ、
この２個のトランジスタ１および２の直列接続点が出力
ノードとなっている。

いま、信号Ｃ、が対応して高レベル“1"、低レベル
“0"の時には、第１のトランジスタ１および第２のトラ
ンジスタ２が対応してオン、オフになり、“1"出力状態
になる。これに対して、信号Ｃ、が対応して低レベル
“0"、高レベル“1"の時には、第１のトランジスタ１お
よび第２のトランジスタ２が対応してオフ、オンにな
り、“0"出力状態になる。また、信号Ｃ、が共に“0"
レベルの時には、第１のMOSトランジスタ１および第２
のMOSトランジスタ２が共にオフになり、出力ノードが
電位的に浮遊状態になり、高インピーダンス状態にな
る。

ところで、第９図に示すように、上記“0"出力状態にな
る時の信号のレベル変化が急俊であると、第２のトラ
ンジスタ２がオンになる時に急俊にオンになり、出力ノ
ードに接続されている負荷容量に蓄積されていた電荷が
Vssノードに向かって急俊に放電されるので、Vssノード
の電位がパルス状に高くなり、Vssノードにハイレベル
のノイズが発生する。

一方、信号Ｃ、が共に“0"レベルの時に出力ノードが
電位的に浮遊状態になるのを防ぐために、第10図に示す
ように、出力ノードとVcc′ノードおよびVss′ノードと
の間にそれぞれ抵抗R1とR2を外付け接続しておき、信号
Ｃ、が共に“0"レベルの時に出力ノードをある中間電
位にする場合がある。

しかし、この出力回路は、信号Ｃを“0"のままにして、
信号を“1"から“0"にして前記“0"出力状態を解除し
て高インピーダンス状態になる時に、この信号が急俊
に“1"から“0"になると、第２のトランジスタ２は瞬時
にオフ状態になり、Vcc′ノードから抵抗R1および第２
のトランジスタ２を介してVssノードにそれまで流れ込
んでいた電流が急激に途切れる。この場合、Vssノード
側の配線とかボンディングワイヤとかリードフレーム等
に存在するインダクタンス成分をＬ、上記電流の変化を
di、時間の変化をdtで表すと、ΔＶ＝Ｌ・（di／dt）で
示される電圧ノイズがVssノードに発生し、Vssノードの
電位がパルス状に低くなる。

上記したように出力回路の“0"データ出力時あるいは
“0"データ出力解除時の出力反転時にVssノードの電位
がパルス状に高くなったり、あるいは低くなるようなノ
イズが発生すると、この出力回路と同じチップ上に形成
されている他の内部回路、例えば第11図に示すような二
段のCMOSインバータからなる入力バッファIVに誤動作が
生じる。

即ち、この入力バッファIVの入力Vinが例えば高レベル
の時に前記したようなVssノードの電位がパルス状に高
くなるようなノイズが発生すると、この高レベルの入力
VinとVssノードとの電位差が小さくなり、初段のインバ
ータIV1は入力Vinが低レベルであるとして検知してしま
い、その出力Voutが高レベルになり、次段のインバータ
IV2の出力Vintが低レベルになるようなことが起こり、
半導体集積回路が誤動作してしまうようなことが起こ
る。

また、第８図において、“1"出力状態になる時の信号Ｃ
のレベル変化が急俊であると、第１のトランジスタ１が
急俊にオンになり、Vccノードから第１のトランジスタ
１を介して出力ノードに急激に電流が流れる。この場
合、Vccノード側の配線とかボンディングワイヤとかリ
ードフレーム等に存在するインダクタンス成分をＬ、上
記電流の変化をdi、時間の変化をdtで表すと、ΔＶ＝Ｌ
・（di／dt）で示される電位ノイズがVccノードに発生
し、Vccノードの電位が低くなる。

また、第８図において、信号Ｃが“1"から“0"になって
前記“1"出力状態を解除して高インピーダンス状態にな
る時に、この信号Ｃが急俊に“1"から“0"になると、第
１のトランジスタ１は瞬時にオフ状態になり、この場合
にも前記したようにΔＶ＝Ｌ・（di／dt）で示される電
圧のノイズがVccノードに発生し、Vccノードの電位が高
くなる。

上記したように出力回路の“1"データ出力時あるいは
“1"データ出力解除時の出力反転時にVccノードの電位
がパルス状に低くなったり、高くなったりするノイズが
発生すると、この出力回路と同じチッブ上に形成されて
いる他の内部回路、例えば前記第11図に示すような入力
バッファIVに誤動作が生じる。

上記したような出力回路の出力変化時に発生するノイズ
は、MOSメモリの多ビット化が進むにつれ、一度に多数
の出力回路が動作して出力電流の変化が大きくなるのに
伴って益々大きくなるので、由々しき問題となってい
る。

（発明が解決しようとする課題）本発明は、上記したように出力回路の出力変化時に発生
するノイズに起因して集積回路内部回路の誤動作が生じ
るという問題点を解決すべくなされたもので、上記出力
回路の出力変化時に発生するノイズを低減でき、集積回
路内部回路の誤動作を防止し得る半導体集積回路の出力
回路を提供することを目的とする。

［発明の構成］（課題を解決するための手段）第１番目の発明は、第１の電源ノードと第２の電源ノー
ドを共用する内部回路と出力回路を有する半導体集積回
路であって、前記出力回路は、第１の電源ノードと第２
の電源ノードとの間に電流通路が直列に接続され、各ゲ
ートに第１、第２の信号が対応して与えられ、前記電流
通路の共通接続点が出力端とされた出力用のMOS型の第
１のトランジスタおよび第２のトランジスタを有し、前
記第２の信号を一方論理レベルとし、前記第２の電源ノ
ードに接続されている第２のトラジスタをオン駆動する
場合において、前記内部回路の入力端にハイレベル信号
が供給された場合、この信号を内部回路がローレベルと
みなされないよう前記一方論理レベルの第２の信号に応
答して前記第１の電源ノードの電位より低い電位を前記
第２のトランジスタのゲートに供給する第１の電位供給
手段と、前記一方論理レベルの第２の信号が入力されて
から所定時間経過後、前記第１の電源ノードに供給され
る電位を前記第２のトランジスタのゲートに供給する第
２の電位供給手段と、前記第２の信号を他方論理レベル
とし、前記第２のトランジスタをオン状態からオフ状態
とする場合において、前記内部回路の入力端にローレベ
ル信号が供給された場合、この信号を内部回路がハイレ
ベルとみなさないよう前記他方論理レベルの第２の信号
に応答し、所定の時定数によって前記第２のトランジス
タのゲート電位を前記第２の電源ノードより高い電位に
引下げる第１の電位引下げ手段と、前記他方論理レベル
の第２の信号が入力されてから所定時間経過後、前記第
２のトランジスタのゲート電位を前記第２の電源ノード
の電位に引き下げる第２の電位引下げ手段とを具備して
いる。

第２番目の発明は、第１の電源ノードと第２の電源ノー
ドを共用する内部回路と出力回路を有する半導体集積回
路であって、前記出力回路は、第１の電源ノードと第２
の電源ノードとの間に電流通路が直列に接続され、各ゲ
ートに第１、第２の信号が対応して与えられ、前記電流
通路の共通接続点が出力端とされた出力用のMOS型の第
１のトランジスタおよび第２のトランジスタを有し、前
記第１の信号を一方論理レベルとし、前記第１の電源ノ
ードに接続されている第１のトランジスタをオン駆動す
る場合において、前記内部回路の入力端にローレベル信
号が供給された場合、内部回路がこの信号をハイレベル
とみなされないよう前記一方論理レベルの第１の信号に
応答して前記第１の電源ノードの電位より低い電位を前
記第１のトランジスタのゲートに供給する第１の電位供
給手段と、前記一方論理レベルの第１の信号が入力され
てから所定時間経過後、前記第１の電源ノードに供給さ
れる電位を前記第１のトランジスタのゲートに供給する
第２の電位供給手段と、前記第１の信号を他方論理レベ
ルとし、前記第１のトランジスタをオン状態からオフ状
態とする場合において、前記内部回路の入力端にハイレ
ベル信号が供給された場合、この信号を内部回路がロー
レベルとみなさないよう前記他方論理レベルの第１の信
号に応答し、所定の時定数によって前記第１のトランジ
スタのゲート電位を前記第２の電源ノードより高い電位
に引下げる第１の電位引下げ手段と、前記他方論理レベ
ルの第１の信号が入力されてから所定時間経過後、前記
第１とトランジスタのゲート電位を前記第２の電源ノー
ドの電位に引き下げる第２の電位引下げ手段とを具備し
ている。

第３番目の発明は、第１の電源ノードと第２の電源ノー
ドとの間に直列に接続され、各ゲートに第１、第２の信
号が対応して与えられる出力用のMOS型の第１のトラン
ジスタおよび第２のトランジスタを有し、前記第１の電
源ノードに接続されている前記第１のトランジスタは２
個のトランジスタが並列接続され、前記第１のトランジ
スタをオン駆動する場合において、前記並列接続された
２個のトランジスタのうちの一方のトランジスタのゲー
トに前記第１の電源ノードの電位を供給する第１の電位
供給手段と、前記並列接続された２個のトランジスタの
うちの他方のトランジスタのゲートに第１の電位供給手
段より遅れて前記第１の電源ノードの電位を供給する第
２の電位供給手段と、前記第１のトランジスタをオン状
態からオフ状態にする場合において、前記並列接続され
た２個のトランジスタのうちの一方のトランジスタのゲ
ート電位を設定された時定数によってゆっくり引下げる
第１の電位引下げ手段と、前記第１の電位引下げ手段が
動作開始し、所定の遅延時間経過後、前記並列接続され
た２個のトランジスタのうちの他方のトランジスタのゲ
ート電位を引下げる第２の電位引下げ手段とを具備して
いる。

（作用）第１番目の半導体集積回路の出力回路によれば、第２の
トランジスタをオン駆動する時に第２の電源ノードに急
激に電荷が流れ込むことを防止でき、また、第２のトラ
ンジスタをオン状態からオフ状態にする時に第２の電源
ノードにそれまでに流れ込んでいた電流が急激に途切れ
ることを防止できるので、第２の電源ノードに発生する
ノイズを低減でき、集積回路内部回路の誤動作を防止で
きる。

第２番目の半導体集積回路の出力回路によれば、第１の
トランジスタをオン駆動する時に第１の電源ノードから
第１のトランジスタに急激に電流が流れ込むことを防止
でき、また、第１のトランジスタをオン状態からオフ状
態にする時に第１の電源ノードからそれまでに流れ込ん
でいた電流が急激に途切れることを防止できるので、第
１の電源ノードに発生するノイズを低減でき、集積回路
内部回路の誤動作を防止できる。

第３番目の半導体集積回路の出力回路によれば、第１の
トランジスタをオン状態からオフ状態にする時に第１の
電源ノードからそれまでに流れ込んでいた電流が急激に
途切れることを防止できるので、第１の電源ノードに発
生するノイズを低減でき、集積回路内部回路の誤動作を
防止できる。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明す
る。

第１図は、第１番目の半導体集積回路の出力回路の一例
を示しており、Vcc電源ノードとVss電源ノード（接地電
位）との間に、出力用のMOS型のＮチャネル型の第１の
トランジスタ１および第２のトランジスタ２が直列に接
続されており、この２個のトランジスタの各ゲートに別
々の信号Ｃ、▲▼が与えられ、この２個のトランジ
スタの直列接続点が出力ノードとなっている。10はVss
ノード側に接続されている第２のトランジスタ２の駆動
制御するための駆動制御回路であり、この駆動制御回路
10は、Vssノード側に接続されている第２のトランジス
タ２をオン駆動する時には、この第２のトランジスタ２
の相互コンダクタンスが余り高くならないレベル（すな
わち、内部回路にハイレベル信号が供給された場合、こ
の信号を内部回路がローレベルとみなさないようなレベ
ル）まではそのゲート電位をある程度急に立上げ、その
後は第２のトランジスタ２の相互コンダクタンスが十分
高くなるレベルまでそのゲート電位をゆっくりと立上
げ、第２のトランジスタ２をオン状態からオフ状態にす
る時には、この第２のトランジスタ２の相互コンダクタ
ンスがある程度低くなるレベル（すなわち、内部回路に
ローレベル信号が供給された場合、この信号を内部回路
がハイレベルとみなさないようなレベル）まではそのゲ
ート電位をゆっくりと立下げ、その後に第２のトランジ
スタ２の相互コンダクタンスが十分低くなるレベルまで
そのゲート電位を立下げるように駆動するものであり、
例えば図示の如く構成されている。

即ち、VccノードとVssノードとの間に直列に、ドレイン
・ゲート相互が接続されているｎ個のＮチャネル型のト
ランジスタNa〜Nnと、ゲートに入力が与えられるＮチ
ャネル型のトランジスタN1と、抵抗Ｒと、Ｎチャネル型
のトランジスタN2とが接続されている。このトランジス
タN2のゲートには、入力がインバータI1により反転さ
れた信号が与えられる。ｎ個のＮチャネル型のトランジ
スタNa〜Nnの各閾値電圧はVTHである。

そして、Ｎチャネル型のトラジスタN1と抵抗Ｒとの接続
点は、第２のトランジスタ２のゲートに接続されてお
り、このゲートとVccノードとの間にＰチャネル型のト
ランジスタP1が接続されており、このゲートとVssノー
ドとの間にＮチャネル型のトランジスタN3が接続されて
いる。また、入力は、第１の二入力ナンド回路NA1の
一方の入力になると共に二段のインバータI2およびI3を
経て二入力ナンド回路NA1の他方の入力になり、この二
入力ナンド回路NA1の出力はＰチャネル型のトランジス
タP1のゲート入力となる。二段のインバータI2およびI3
のうちの初段インバータI2の出力ノードとVssノードと
の間には、ドレイン・ソース相互がVssノードに接続さ
れているＮチャネル型MOSトランジスタからなるMOSキャ
パシタC1が接続されている。また、二段のインバータI2
およびI3のうちの後段インバータI3の出力ノードとVcc
ノードとの間には、ドレイン・ソース相互がVccノード
に接続されているＰチャネル型MOSトランジスタからな
るMOSキャパシタC2が接続されている。

また、Ｎチャネル型のトランジスタN1と抵抗Ｒとの接続
点とVssノードとの間には、ドレイン・ソース相互がVss
ノードに接続されているＮチャネル型MOSトランジスタ
からなるMOSキャパシタC3が接続されている。また、イ
ンバータI1の出力は、第２の二入力ナンド回路NA2の一
方の入力になると共に二段のインバータI4およびI5を経
てナンド回路NA2の他方の入力になり、このナンド回路N
A2の出力はインバータI6により反転されてＮチャネル型
のトランジスタN3の入力となる。二段のインバータI4お
よびI5のうちの初段インバータI4の出力ノードとVssノ
ードとの間には、ドレイン・ソース相互がVssノードに
接続されているＮチャネル型MOSトランジスタからなるM
OSキャパシタC4が接続されている。また、二段のインバ
ータI4およびI5のうちの後段インバータI5の出力ノード
とVccノードとの間には、ドレイン・ソース相互がVccノ
ードに接続されているＰチャネル型MOSトランジスタか
らなるMOSキャパシタC5が接続されている。

次に、第１図の出力回路の動作を第２図を参照して説明
する。いま、“0"出力を行う時には、入力Ｃを低レベル
“0"に保って第１のトランジスタ１はオフにしたままの
状態で、入力を高レベル“1"にすると、駆動制御回路
10の出力が高レベルになって出力用の第２のトランジス
タ２がオンになり、“0"出力状態になる。即ち、駆動制
御回路10において、入力が“1"レベルになると、イン
バータI1の出力が“0"になり、第２の二入力ナンド回路
NA2の出力は“1"、インバータI6の出力は“0"になり、
Ｎチャネル型のトランジスタN3はオフになる。このと
き、入力の“1"レベルによってＮチャネル型のトラン
ジスタN1が直ちにオン状態になり、駆動制御回路10の出
力ノード▲▼にはVcc−ｎ・VTHの電圧が現れる。こ
こで、Vcc−ｎ・VTHの値を、出力用の第２のトランジス
タ２のコンダクタンスを高くし過ぎない程度に選択設定
しておくと、Vssノードに流れる電流は急激に変化する
ことはない。

この後、二段のインバータI2、I3およびMOSキャパシタC
1、C2で決まる固有の遅延時間の後、第１の二入力ナン
ド回路NA1の出力は“0"になり、Ｐチャネル型のトラン
ジスタP1がオンになり、駆動制御回路10の出力ノード▲
▼は“1"になり、出力用の第２のトランジスタ２の
コンダクタンスが高くなる。しかし、このとき既に、Vs
sノードに電流がある程度流れており、Vssノードへ流れ
る電流の時間的変化di／dtはさほど大きくはならない。
従って、Vssノードに発生するノイズを低減できる。こ
の場合、Ｐチャネル型のトランジスタP1がオンになった
時に出力ノード▲▼をゆっくりと“1"にするよう
に、Ｐチャネル型のトランジスタP1の特性を設定してお
く。

一方、上記“0"出力状態を解除して高インピーダンス状
態にする時には、入力Ｃを低レベル“0"に保って第１の
トランジスタ１はオフにしたままの状態で、入力を低
レベル“0"にすると、駆動制御回路10の出力▲▼が
低レベルになって出力用の第２のトランジスタ２がオフ
になり、高インピーダンス状態になる。即ち、駆動制御
回路10において、入力が“0"レベルになると、第１の
二入力ナンド回路NA1の出力は“1"になり、Ｐチャネル
型のトランジスタP1はオフになる。また、第２の二入力
ナンド回路NA2は、インバータI1の出力“1"が入力して
もインバータI5の“0"出力によって“1"を出力してお
り、インバータI6の出力は“0"であるので、Ｎチャネル
型のトランジスタN3はオフである。このとき、インバー
タI1の出力“1"レベルによってＮチャネル型のトランジ
スタN2がオンになり、駆動制御回路10の出力ノード▲
▼はVssレベルに向かうが、MOSキャパシタC3による時
定数によって出力ノード▲▼の電位はゆっくりと下
がる。この場合、出力用の第２のトランジスタ２のコン
ダクタンスが急に低くなることはなく、この第２のトラ
ンジスタ２はゆっくりとオフ状態になり、Vssノードに
それまでに流れ込んでいた電流が急激に途切れることこ
とはない。

この後、二段のインバータI4、I5およびMOSキャパシタC
4、C5で決まる固有の遅延時間の後、第２の二入力ナン
ド回路NA2の出力は“0"、インバータI6の出力は“1"に
なり、Ｎチャネル型のトランジスタN3がオンになり、駆
動制御回路10の出力ノード▲▼は速やかに“0"にな
り、出力用の第２のトランジスタ２のコンダクタンスが
低くなる。しかし、このとき既に、Vssノードに流れる
電流はある程度低くなっており、Vssノードへ流れる電
流の時間的変化di／dtはさほど大きくはならない。従っ
て、Vssノードに発生するノイズを低減できる。

上記した第１図の出力回路によれば、出力用の第２のト
ランジスタ２をオン駆動する時、Vssノードに急激に電
荷が流れ込むことを防止でき、出力用の第２のトランジ
スタ２をオン状態からオフ状態にする時に、Vssノード
にそれまでに流れ込んでいた電流が急激に途切れること
を防止できるので、Vssノードに発生するノイズを低減
でき、この出力回路と同じチッブ上に形成されている他
の内部回路、例えば第９図に示したような二段のCMOSイ
ンバータからなる入力バッファの誤動作を防止できる。

なお、入力Ｃ、が対応して高レベル“1"、低レベル
“0"の時には、第１のトランジスタ１および第２のトラ
ンジスタ２が対応してオン、オフになり、“1"出力状態
になる。また、入力Ｃ、が共に“0"レベルの時には、
第１のトランジスタ１および第２のトランジスタ２が共
にオフになり、高インピーダンス状態になる。

第３図は、本発明に係る第２番目の半導体集積回路の出
力回路の一例を示しており、Vcc電源ノードとVss電源ノ
ードとの間に、出力用のMOS型のＮチャネル型の第１の
トランジスタ１および第２のトランジスタ２が直列に接
続されており、この２個のトランジスタの各ゲートに別
々の信号Ｃ′、が与えられ、この２個のトランジスタ
の直列接続点が出力ノードとなっている。30はVccノー
ド側に接続されている第１のトランジスタ１を駆動制御
するための駆動制御回路であり、この駆動制御回路30
は、Vccノード側に接続されている第１のトランジスタ
１をオン駆動する時には、この第１のトランジスタ１の
相互コンダクタンスがある程度高くなるまではそのゲー
ト電位をゆっくりと立上げ、その後に第１のトランジス
タ１の相互コンダクタンスが十分高くなるレベルまでそ
のゲート電位を立上げるように二段階状に変化させ、こ
の第１のトランジスタ１をオン状態からオフ状態にする
時には、この第１のトランジスタ１の相互コンダクタン
スがある程度低くなるまではそのゲート電位をゆっくり
と立下げ、その後に第１のトランジスタ１の相互コンダ
クタンスが十分低くなるレベルまでそのゲート電位を立
下げるように二段階状に変化させるように駆動するもの
であり、例えば図示の如く構成されている。

即ち、VccノードとVssノードとの間に直列に、ドレイン
・ゲート相互が接続されている複数個（例えば２個）の
Ｎチャネル型のトランジスタN1およびN2と、ゲートに入
力Ｃが与えられるＰチャネル型のトランジスタP1と、ゲ
ートに入力Ｃが与えられるＮチャネル型のトランジスタ
N3とが接続されている。Ｎチャネル型のトランジスタN1
およびN2の各閾値電圧はVTHである。

そして、Ｐチャネル型のトランジスタP1とＮチャネル型
のトランジスタN3との接続点は、Ｎチャネル型のトラン
ジスタN4のゲートに接続されており、このトランジスタ
N4のゲートとVccノードとの間にＰチャネル型のトラン
ジスタP2が接続されている。このＰチャネル型のトラン
ジスタP2のゲートには、入力Ｃが二段インバータI1およ
びI2を経て与えられる。この二段のインバータI1および
I2のうちの初段インバータI1の出力ノードとVccノード
との間には、ドレイン・ソース相互がVccノードに接続
されているＰチャネル型MOSトランジスタからなるMOSキ
ャパシタC1が接続され、二段のインバータI1およびI2の
うちの後段インバータI2の出力ノードとVssノードとの
間には、ドレイン・ソース相互がVssノードに接続され
ているＮチャネル型MOSトランジスタからなるMOSキャパ
シタC2が接続されている。

また、入力Ｃは、四段のインバータI3〜I6を経てＮチャ
ネル型のトランジスタN5の一端に与えられ、このトラン
ジスタN5の他端はトランジスタN4の他端に接続され、こ
れらのトランジスタN5およびN4の相互接続点は出力用の
第１のトランジスタ１のゲートに接続されている。四段
のインバータI3〜I6のうちの二段目以降の各段のインバ
ータI4〜I6の出力ノードとVccノードとの間には、ドレ
イン・ソース相互がVccノードに接続されているＰチャ
ネル型MOSトランジスタからなるMOSキャパシタC3〜C5が
それぞれ接続され、二段目以降のインバータI4〜I6の各
段の出力ノードとVssノードとの間には、ドレイン・ソ
ース相互がVssノードに接続されているＮチャネル型MOS
トランジスタからなるMOSキャパシタC6〜C8がそれぞれ
接続されている。

さらに、四段のインバータI3〜I6のうちの初段のインバ
ータI3の出力は、直接に二入力ノア回路NGの一方の入力
になると共に、七段のインバータI7〜I13を経て二入力
ノア回路NGの他方の入力になる。七段のインバータI7〜
I13のうちの初段目、三段目および五段目のインバータ
の出力ノードとVccノードとの間には、ドレイン・ソー
ス相互がVccノードに接続されているＰチャネル型MOSト
ランジスタからなるMOSキャパシタC9〜C11が接続され、
七段のインバータI7〜I13のうちの二段目、四段目およ
び六段目のインバータの出力ノードとVssノードとの間
には、ドレイン・ソース相互がVssノードに接続されて
いるＮチャネル型MOSトランジスタからなるMOSキャパシ
タC12〜C14が接続されている。二入力ノア回路NGの出力
ノードとトランジスタN5のゲートとの間に、ゲートトが
Vccノードに接続されたＮチャネル型のトランジスタN6
が接続されている。

また、入力Ｃは、直接に二入力ナンド回路NAの一方の入
力になると共に、四段のインバータI14〜I17を経て二入
力ナンド回路NAの他方の入力になる。四段のインバータ
I14〜I17のうちの初段インバータおよび三段目インバー
タの各出力ノードとVssノードとの間には、ドレイン・
ソース相互がVssノードに接続されているＮチャネル型M
OSトランジスタからなるMOSキャパシタC15およびC16が
それぞれ接続され、四段のインバータI14〜I17のうちの
二段目インバータおよび四段目インバータの各出力ノー
ドとVccノードとの間には、ドレイン・ソース相互がVcc
ノードに接続されているＰチャネル型MOSトランジスタ
からなるMOSキャパシタC17およびC18がそれぞれ接続さ
れている。

二入力ナンド回路NAの出力は、二段のインバータI18お
よびI19を介してＮチャネル型のトランジスタN7のゲー
トに入力すると共にインバータI20を経てトランジスタN
7のドレインに与えられる。二段のインバータI18および
I19のうちの初段のインバータI18の出力ノードとVssノ
ードとの間には、ドレイン・ソース相互がVssノードに
接続されているＮチャネル型MOSトランジスタからなるM
OSキャパシタC19が接続されている。トランジスタN7の
ソースはVccノードに接続されており、そのドレイン
は、ドレイン・ソース相互が接続されているＮチャネル
型MOSトランジスタからなるMOSキャパシタC20を介して
出力用の第１のトランジスタ１のゲートに接続されてい
る。

次に、第３図の出力回路の動作を第４図を参照して説明
する。“1"出力を行う時には、入力を低レベル“0"に
保って第２のトランジスタ２はオフにしたままの状態
で、入力Ｃを高レベル“1"にすると、駆動制御回路30の
出力が高レベルになって出力用の第１のトランジスタ１
がオンになり、“1"出力状態になる。即ち、駆動制御回
路30において、入力Ｃが“1"レベルになると、トランジ
スタN3がオンになり、そのドレイン電位が“0"になり、
トランジスタN4がオフになる。また、この時、インバー
タI3の出力が“0"になり、二入力ノア回路NGの出力は
“1"になり、トランジスタN5のゲートがVcc−VTH（VTH
はＮチャネルトランジスタN6の閾値電圧）の電位に充電
される。なお、この時点ではまだ、二入力ナンド回路NA
の出力は“1"、インバータI20の出力は“0"のままであ
るので、トランジスタN7のドレイン電位は“0"に引き落
とされたままである。そして、インバータI4〜I6および
MOSキャパシタC3〜C8で決まるある遅延時間後に、イン
バータI6の“1"レベル出力がトランジスタN5を経て出力
用の第１のトランジスタ１のゲートを充電し始めると共
に、トランジスタN5のゲート電位をVcc電位よりも高い
レベルにする。これにより、出力用の第１のトランジス
タ１がオンになり、出力Voutが“1"になり始める。この
時、トランジスタN5の寸法を適切に設定しておけば、出
力用の第１のトランジスタ１のゲートの充電速度を制御
でき、出力Voutが急に立上がらないようにすることがで
き、それに伴い、Vcc電流の急激な変化を抑えることが
できる。

この後、インバータI7〜I12およびMOSキャパシタC9〜C1
4で決まるある遅延時間後にインバータI13の出力が“1"
になり、二入力ノア回路NGの出力は“0"になり、トラン
ジスタN5のゲート電位が“0"になり、トランジスタN5が
オフになる。また、インバータI14〜I17およびMOSキャ
パシタC15〜C18で決まるある遅延時間後にインバータI1
7の出力が“1"になり、二入力ナンド回路NAの出力は
“0"になり、トランジスタN7がオフになると共にインバ
ータI20の出力が“1"になり始め、この“1"レベルがMOS
キャパシタC20による容量結合により出力用の第１のト
ランジスタ１のゲート電位を高レベルにする。これによ
り、出力用の第１のトランジスタ１のオン電流が増し、
出力Voutが完全に“1"になる。なお、この時の出力用の
第１のトランジスタ１のゲート電位の最終レベルとして
は、出力用の第１のトランジスタ１が三極管動作を行う
ことが可能なレベルに設定する。このように出力用の第
１のトランジスタ１のオン電流が増す時には、既に出力
用の第１のトランジスタ１にある程度の電流が流れてい
るので、出力用の第１のトランジスタ１のゲート電位が
高レベルになっても、それに伴うVcc電位の時間的変化d
i／dtを小さく抑えることができる。従って、Vccノード
に発生するノイズを低減できる。

一方、上記“1"出力状態を解除して高インピーダンス状
態にする時には、入力を低レベル“0"に保って第２の
トランジスタ２はオフにしたままの状態で、入力Ｃを低
レベル“0"にすると、駆動制御回路30の出力Ｃ′が低レ
ベルになって出力用の第１のトランジスタ１がオフにな
り、高インピーダンス状態になる。即ち、駆動制御回路
30において、入力Ｃが“0"レベルになると、トランジス
タP1がオンになり、トランジスタN4のゲートを充電し始
める。このゲート電位は、先ずVcc−2VTHになり、この
トランジスタN4はオンし始める。そして、インバータI
1、I2およびMOSキャパシタC1、C2で決まるある遅延時間
後にインバータI2の出力が“0"になり、トランジスタP2
がオンになり、トランジスタN4のゲート電位はVccレベ
ルになり、このトランジスタN4のオン電流が増す。従っ
て、トランジスタN4のコンダクタンスが急に高くなるこ
とはなく、このトランジスタN4のドレイン電位により出
力用の第１のトランジスタ１がオフになり始める。な
お、この時、インバータI3の出力が“1"になり、七段の
インバータI7〜I13を介したインバータI13の出力が“0"
レベルにプリチャージされる。

また、入力Ｃが上記したように“0"レベルになった時、
二入力ナンド回路NAの出力は“1"、インバータI20の出
力は“0"になり、トランジスタN7のドレイン電位は“0"
に引き落とされ始める。そして、インバータI18およびM
OSキャパシタC19で決まるある遅延時間後にインバータI
19の出力が“1"になり、トランジスタN7がオンになり、
そのドレイン電位は“0"に引き落とされる。このためト
ランジスタN7のドレイン電位が急に“0"レベルになるこ
とはなく、このドレインにMOSキャパシタC20により容量
結合している出力用の第１のトランジスタ１のゲート電
位は急に“0"レベルになることはなく、ノードD5により
制御されるトランジスタN4により制御され、二段階を経
て“0"レベルになる。従っれ、出力用の第１のトランジ
スタ１のコンダクタンスも急激に下がることはなく、Vc
c電流がオフになる時の電流の時間的変化di／dtを小さ
く抑えることができ、Vccノードに発生するノイズを低
減できる。

なお、入力Ｃ、が対応して低レベル“0"、高レベル
“1"の時には、第１のトランジスタ１および第２のトラ
ンジスタ２が対応してオフ、オンになり、“0"出力状態
になる。

上記した第３図の出力回路によれば、第１のトランジス
タ１をオン駆動する時にVccノードから第１のトランジ
スタ１に急激に電流が流れ込むことを防止でき、また、
第１のトランジスタ１をオン状態からオフ状態にする時
にVccノードからそれまでに流れ込んでいた電流が急激
に途切れることを防止できるので、Vccノードに発生す
るノイズを低減でき、集積回路内部回路の誤動作を防止
できる。

第５図は、本発明に係る第２番目の半導体集積回路の出
力回路の他の例を示しており、Vcc電源ノードとVss電源
ノードとの間に、出力用のMOS型のＮチャネル型の第１
のトランジスタ１および第２のトランジスタ２が直列に
接続されており、この２個のトランジスタの各ゲートに
別々の信号Ｃ′、が与えられ、この２個のトランジス
タの直列接続点が出力ノードとなっている。50はVccノ
ード側に接続されている第１のトランジスタ１を駆動制
御するための駆動制御回路であり、この駆動制御回路50
は、Vccノード側に接続されている第１のトランジスタ
１をオン駆動する時には、この第１のトランジスタの相
互コンダクタンスが余り高くならないレベルまではその
ゲート電位をある程度急に立上げ、その後は第１のトラ
ンジスタの相互コンダクタンスが十分高くなるレベルま
でそのゲート電位をゆっくりと立上げるように二段階状
に変化させ、この第１のトランジスタ１をオン状態から
オフ状態にする時には、この第１のトランジスタ１の相
互コンダクタンスがある程度低くなるまではそのゲート
電位をゆっくりと立下げ、その後に第１のトランジスタ
１の相互コンダクタンスが十分低くなるレベルまでその
ゲート電位を立下げるように二段階状に変化させるよう
に駆動するものであり、例えば図示の如く構成されてい
る。

即ち、入力ＣはインバータI1およびゲートがVccノード
に接続されたＮチャネル型のトランジスタN1を介してド
レインがVccノードに接続されたＮチャネル型のトラン
ジスタN2のゲートに接続されている。インバータI1の出
力ノードとトランジスタN2のゲートとの間には、二段の
インバータI2およびI3およびドレイン・ソース相互が接
続されているＮチャネル型MOSトランジスタからなるMOS
キャパシタキャパシタC2が接続され、インバータI2の出
力ノードとVssノードとの間には、ドレイン・ソース相
互がVssノードに接続されているＮチャネル型MOSトラン
ジスタからなるMOSキャパシタC1が接続されている。

また、入力Ｃは四段のインバータI4〜I7およびキャパシ
タＣを介してトランジスタN2のソースに接続されてい
る。このトランジスタN2のソースとVccノードとの間に
は、ドレイン・ゲート相互が接続されているＮチャネル
型のトランジスタN3が接続されている。このトランジス
タN3のソースとVssノードとの間には、ソース・基板相
互が接続されているＰチャネル型のトランジスタP3およ
びＮチャネル型のトランジスタN6が接続されている。こ
のトランジスタP3およびN6のドレイン相互接続点は出力
用の第１のトランジスタ１のゲートに接続されている。
また、VccノードとトランジスタP3およびN6のドレイン
相互接続点との間に直列に、ドレイン・ゲート相互が接
続されているｎ個のＮチャネル型のトランジスタNa〜Nn
と、ゲートに入力Ｃが与えられるＮチャネル型のトラン
ジスタN4とが接続されている。ｎ個のＮチャネル型のト
ランジスタNa〜Nnの各閾値電圧はVTHである。そして、
入力Ｃは三段のインバータI8〜I10を介してトランジス
タP3のゲートに接続されている。

さらに、VccノードとVssノードとの間に直列に、ドレイ
ン・ゲート相互が接続されているｎ′個のＮチャネル型
のトランジスタNa′〜Nn′と、ゲートに入力Ｃが与えら
れるＰチャネル型のトランジスタP1と、ゲートに入力が
与えられるＮチャネル型のトランジスタN5とが接続され
ている。ｎ′個のＮチャネル型のトランジスタNa′〜N
n′の各閾値電圧はVTHである。そして、Ｐチャネル型の
トランジスタP1とＮチャネル型のトランジスタN5との接
続点は、トランジスタN6のゲートに接続されており、こ
のトランジスタN6のゲートとVccノードとの間にＰチャ
ネル型のトランジスタP2が接続されている。このＰチャ
ネル型のトランジスタP2のゲートには、入力Ｃが二段の
インバータI11およびI12を経て与えられる。この二段の
インバータI11およびI12のうちの初段インバータI11の
出力ノードとVccノードとの間には、ドレイン・ソース
相互がVccノードに接続されているＰチャネル型MOSトラ
ンジスタからなるMOSキャパシタC3が接続され、二段の
インバータI11およびI12のうちの後段インバータI12の
出力ノードとVssノードとの間には、ドレイン・ソース
相互がVssノードに接続されているＮチャネル型MOSトラ
ンジスタからなるMOSキャパシタC4が接続されている。

次に、第５図の出力回路の動作を第６図を参照して説明
する。“1"出力を行う時には、入力を低レベル“0"に
保って第２のトランジスタ２はオフにしたままの状態
で、入力Ｃを高レベル“1"にすると、駆動制御回路50の
出力ノードE1が高レベルになって出力用の第１のトラン
ジスタ１がオンになり、“1"出力状態になる。即ち、駆
動制御回路50において、入力Ｃが“1"レベルになると、
Ｎチャネル型のトランジスタN4が直ちにオン状態にな
り、出力ノードE1にはVcc−ｎ・VTHの電圧が現れる。こ
こで、Vcc−ｎ・VTHの値を、出力用の第１のトランジス
タ１の相互コンダクタンスが余り大きくならないレベル
に設定しておけば、Vccノードから出力に急激に電流が
流れることはなく、この際のＬ・（di／dt）に伴うVcc
ノイズを小さく抑えられる。

また、入力Ｃが“1"レベルになると、トランジスタN5が
オンになり、ノードE4の電位が“0"になり、トランジス
タN6がオフになる。また、この時、入力Ｃの“1"レベル
によってトランジスタP1はオフになり、インバータのI1
2の“1"レベル出力によってトランジスタP2はオフにな
っている。トランジスタN4がオンした後、インバータI1
0の出力ノードE2は“0"レベルになり、トランジスタP3
がオンになる。この時、このトランジスタP3のソース
（ノードE3）はVccレベルにプリチャージされているの
で、出力ノードE1はVccレベルに向かって上がり始め
る。そして、さらに入力Ｃが“1"レベルになった後、イ
ンバータ４〜I7を経てノードE5が“1"レベルになると、
キャパシタＣとの容量結合によりノードE3はVccレベル
よりも高いレベルになり、出力ノードE1もVccレベルよ
りも高いレベルになり、出力用の第１のトランジスタ１
の相互コンダクタンスは十分高くなり、出力レベルの
“1"レベルを保証する。この時、既に、第１のトランジ
スタ１を介してある程度電流は流れており、Ｌ・（di／
dt）に伴うVccノイズは小さい。また、出力ノードE1を
前記Vcc−ｎ・VTHからVccレベル以上に持ち上げる速度
は、インバータI7の寸法を小さくしたり、トランジスタ
P3の寸法を小さくしたりすれば、あまり速くならないよ
うにすることができる。

一方、上記“1"出力状態を解除して高インピーダンス状
態にする時には、入力を低レベル“0"に保って第２の
トランジスタ２はオフにしたままの状態で、入力Ｃを低
レベル“0"にすると、駆動制御回路50の出力ノードE1が
“0"レベルになって出力用の第１のトランジスタ１がオ
フになり、高インピーダンス状態になる。即ち、駆動制
御回路50において、入力Ｃが“0"レベルになると、トラ
ンジスタN5がオフになり、トランジスタP1がオンにな
る。すると、ノードE4がVcc−ｎ′・VTHになり、トラン
ジスタN6がオンになるが、この時、このトランジスタ６
の相互コンダクタンスは十分高くはないので、出力ノー
ドE1の電位は急激には低くならない。このため、出力用
の第１のトランジスタ１の相互コンダクタンスは急激に
低くなることはなく、この際、出力用の第１のトランジ
スタ１を流れる電流の時間的変化を小さく抑えることが
でき、Ｌ・（di／dt）で表わされるイズを小さく抑える
ことができる。

トランジスタ６がオンになると、出力ノードE1と共にノ
ードE3もレベルが下がるが、ノードE2は“1"レベルにな
るので、ノードE3のレベルはVcc＋VTHまで下がり、その
後、ノードE5が“0"レベルになる時に、キャパシタＣと
の容量結合によりさらに下がる。また、入力Ｃが“0"レ
ベルになると、トランジスタN2のゲート（ノードE6）が
Vcc−VTH（VTHはＮチャネルトランジスタN1の閾値電
圧）の電位にプリチャードされ、さらに、インバータI2
およびI3とキャパシタC1とで決まる遅延時間の後にノー
ドE6はVccレベルよりも高いレベルになりトランジスタN
2によってノードE3はVccレベルにプリチャージされる。
この時、トランジスタP3はオフ状態である。

さらに、入力Ｃの“0"レベルによってトランジスタP1が
オンしてから、インバータI11およびI12とキャパシタC3
およびC4とで決まる遅延時間の後にトランジスタP2がオ
ンし、ノードE4がVccレベルになり、トランジスタN6の
相互コンダクタンスは十分高くなり、出力ノードE1のレ
ベルは“0"レベルになり、出力用の第１のトランジスタ
１は完全にオフ状態になる。しかし、この際、既に出力
ノードE1のレベルは出力用の第１のトランジスタ１の相
互コンダクタンスがある程度低くなるレベルになってい
るので、出力ノードE1のレベルが“0"レベルになっても
出力用の第１のトランジスタ１を流れる電流の時間的変
化は大きくなく、Ｌ・（di／dt）で表わされるイズを小
さく抑えることができる。

上記した第５図の出力回路によれば、第１のトランジス
タ１をオン駆動する時にVccノードから第１のトランジ
スタ１に急激に電流が流れ込むことを防止でき、また、
第１のトランジスタ１をオン状態からオフ状態にする時
にVccノードからそれまでに流れ込んでいた電流が急激
に途切れることを防止できるので、Vccノードに発生す
るノイズを低減でき、集積回路内部回路の誤動作を防止
できる。

第７図は、本発明に係る第３番目の半導体集積回路の出
力回路の一例を示しており、Vcc電源ノードとVss電源ノ
ードとの間に、出力用のMOS型のＮチャネル型の第１の
トランジスタ１および第２のトランジスタ２が直列に接
続されており、この２個のトランジスタの各ゲートに別
々の信号が与えられ、この２個のトランジスタの直列接
続点が出力ノードとなっている。第１のトランジスタは
複数個（本例では２個）のトランジスタ（11、12）に分
割されている。70はVccノード側に接続されている第１
のトランジスタ１を駆動制御するための駆動制御回路で
あり、71はVssノード側に接続されている第２のトラン
ジスタ２を駆動制御するための駆動制御回路である。駆
動制御回路70は、第１のトランジスタ１をオン状態から
オフ状態にする時に、上記分割されている２個のトラン
ジスタ（11、12）のうちの一方のトランジスタのゲート
電位の立下がりと他方のトランジスタのゲート電位の立
下がりとに所定の時間差を設け、一方のトランジスタの
ゲート電位の立下がりを他方のトランジスタのゲート電
位の立下がりよりもゆっくりと変化させるように駆動す
るものであり、例えば図示の如く構成されている。

即ち、入力ＣはインバータI1に入力し、このインバータ
I1の出力は、VccノードとVssノードと間にＰチャネル型
のトランジスタP1および抵抗ＲおよびＮチャネル型のト
ランジスタN1が直列に接続されてなるインバータI2に入
力する。そして、Ｐチャネル型のMOSトランジスタP1お
よび抵抗Ｒの接続点が出力用の第１のトランジスタ（1
1、12）のうちの一方のトランジスタ11のゲートに接続
されており、このゲートとVssノードとの間には、ドレ
イン・ソース相互がVssノードに接続されているＮチャ
ネル型MOSトランジスタからなるMOSキャパシタC1が接続
されている。

また、インバータI1の出力は、インバータI3に入力し、
このインバータI3の出力およびインバータI1の出力は、
VccノードとVssノードとの間に直列に接続されているＮ
チャネル型のトランジスタN2およびN3の各ゲートに対応
して入力する。インバータI3の出力およびトランジスタ
N2およびN3の接続点は、Ｐチャネル型のトランジスタP2
およびＮチャネル型のトランジスタN4の各ゲートに対応
して入力する。VccノードとトランジスタP2およびN4の
接続点との間にＮチャネル型のトランジスタN5およびN6
が直列に接続されており、このトランジスタN5およびN6
の各ゲートに対応して、インバータI1の出力およびVcc
電位が入力する。インバータI3の出力ノードとVssノー
ドとの間にＮチャネル型のトランジスタN7およびN8が直
列に接続されており、このトランジスタN7のゲートにト
ランジスタN5およびN6の接続点が接続される。

また、トランジスタN8のゲートには、入力Ｃが遅延回路
72を介して入力する。この遅延回路72においては、入力
Ｃが直接に二入力ノア回路NGの一方の入力になると共
に、四段のインバータI8〜I11を経て二入力ノア回路NG
の他方の入力になる。四段のインバータI8〜I11のうち
の二段目のインバータおよび四段目のインバータの各出
力ノードとVssノードとの間には、ドレイン・ソース相
互がVssノードに接続されているＮチャネル型MOSトラン
ジスタからなるMOSキャパシタC2およびC3がそれぞれ接
続されている。トランジスタN7およびN8の接続点は、出
力用の第１のトランジスタ（11、12）のうちの他方のト
ランジスタ12のゲートに入力すると共に、VccノードとV
ssノードとの間に直列に接続されているＮチャネル型の
トランジスタN9およびN10のうちのトランジスタN9のゲ
ートに入力し、このトランジスタN9のソースとトランジ
スタN7およびN8の接続点との間には、ドレイン・ソース
相互が接続されているＮチャネル型MOSトランジスタか
らなるMOSキャパシタC4が接続されている。そして、ト
ランジスタN10のゲートには、トランジスタP2およびN4
の接続点が接続されている。

また、駆動制御回路71は、入力Ｃとは相補的な入力が
入力するインバータI13と、このインバータI13の出力を
反転して出力用の第２のトランジスタ２のゲートに与え
るインバータI14と、インバータI13の出力ノードとVss
ノードとの間に接続されたMOSキャパシタC5とからな
る。このMOSキャパシタC5は、ドレイン・ソース相互がV
ssノードに接続されているＮチャネル型MOSトランジス
タからなる。

次に、第７図の出力回路の動作を説明する。“1"出力状
態にする時には、入力を低レベル“0"に保って第２の
トランジスタ２はオフにしたままの状態で、入力Ｃを高
レベル“1"にすると、駆動制御回路70の出力が高レベル
になって出力用の第１のトランジスタ（11、12）がオン
になる。即ち、駆動制御回路70において、入力Ｃが“1"
レベルになると、インバータI1の出力が“0"、インバー
タI2の出力が“1"になり、第１のトランジスタ（11、1
2）のうちの一方のトランジスタ11のゲート電位が下が
り、このトランジスタ11がオンになる。また、インバー
タI3の出力も“1"になり、この“1"レベルがトランジス
タN7の一端に加わり、このトランジスタN7の他端の電位
が“1"になり、第１のトランジスタ（11、12）のうちの
他方のトランジスタ12のゲート電位が上がり、このトラ
ンジスタ12がオンになる。

また、インバータI3の出力“1"により、トランジスタN2
がオンになってこのトランジスタN2およびN3の接続点の
電位が“1"になり、これによりトランジスタN4がオンに
なってこのトランジスタN4およびP2の接続点の電位が
“0"になり、これによりトランジスタN10がオフになっ
てこのトランジスタN10およびN9の接続点の電位が“1"
になり始めると、この出力にMOSキャパシタC4により結
合しているトランジスタN7の他端電位がさらに上昇して
Vccレベルよりも高くなり、トランジスタ12により出力
“1"はVccレベルが保証される。

また、“1"出力状態を解除して高インピーダンス状態に
する時には、入力を低レベル“0"に保って第２のトラ
ンジスタ２はオフにしたままの状態で、入力Ｃを低レベ
ル“0"にすると、駆動制御回路70の出力が低レベルにな
って出力用の第１のトランジスタ（11、12）がオフにな
り、高インピーダンス状態になる。即ち、駆動制御回路
70において、入力Ｃが“0"レベルになると、インバータ
I1の出力が“1"、インバータI2の出力が“0"になり、第
１のトランジスタ（11、12）のうちの一方のトランジス
タ11のゲート電位を下げようとする。しかし、この時、
MOSキャパシタC1および抵抗Ｒの時定数により、上記ゲ
ート電位は急激には低下せずにゆっくりと低下し、トラ
ンジスタ11はゆっくりとオフになる。また、この時、二
入力ノア回路NGの出力は直ぐには“1"にならず、四段の
インバータI8〜I11およびMOSキャパシタC2、C3により決
まる遅延時間後に“1"になり、これによりトランジスタ
N8がオンになってトランジスタN7の他端電位が“0"にな
り、これにより第１のトランジスタ（11、12）のうちの
他方のトランジスタ12のゲート電位が下がり、このトラ
ンジスタ12がオフになる。また、この時、入力Ｃが低レ
ベルになっても、トランジスタN7が急激にオン状態にな
らないように、トランジスタ５およびN6の寸法を小さく
したり、インバータI3の出力が急激に“0"状態にならな
いようにするなどしておく。

上記した第７図の出力回路によれば、第１のトランジス
タ１をオン状態からオフ状態にする時に、第１のトラン
ジスタ（11、12）が順次オフになるので、Vccノードか
らそれまでに流れ込んでいた電流が急激に途切れること
を防止でき、Vccノードに発生するノイズを低減でき、
集積回路内部回路の誤動作を防止できる。

［発明の効果］上述したように本発明の半導体集積回路の出力回路によ
れば、出力用のMOS型の第１のトランジスタをオン状態
にする時、あるいは、オン状態からオフ状態にする時、
または、出力用のMOS型の第２のトランジスタをオン状
態にする時、あるいは、オン状態からオフ状態にする時
などの出力変化時に発生する電源ノイズを低減できるの
で、集積回路内部の入力バッファ等の誤動作を防止でき
る。

【図面の簡単な説明】

第１図は本発明の第１番目の半導体集積回路の出力回路
の一実施例を示す回路図、第２図は第１図の回路の動作
を示す波形図、第３図は本発明の第２番目の半導体集積
回路の出力回路の一実施例を示す回路図、第４図は第３
図の回路の動作を示す波形図、第５図は本発明の第２番
目の半導体集積回路の出力回路の他の実施例を示す回路
図、第６図は第５図の回路の動作を示す波形図、第７図
は本発明の第３番目の半導体集積回路の出力回路の一実
施例を示す回路図、第８図は従来の半導体集積回路の出
力回路の一実施例を示す回路図、第９図は第８図の出力
回路の動作を示す波形図、第10図は従来の半導体集積回
路の出力回路の出力ノードに抵抗が外付け接続されてい
る状態を示す回路図、第11図は半導体集積回路の入力回
路の一例を示す回路図である。１、11、12……出力用の第１のトランジスタ、２……出
力用の第２のトランジスタ、10、30、50、70……駆動制
御回路。

Claims

【特許請求の範囲】

【請求項１】第１の電源ノードと第２の電源ノードを共
用する内部回路と出力回路を有する半導体集積回路であ
って、前記出力回路は、第１の電源ノードと第２の電源ノードとの間に電流通路
が直列に接続され、各ゲートに第１、第２の信号が対応
して与えられ、前記電流通路の共通接続点が出力端とさ
れた出力用のMOS型の第１のトランジスタおよび第２の
トランジスタを有し、前記第２の信号を一方論理レベルとし、前記第２の電源
ノードに接続されている第２のトランジスタをオン駆動
する場合において、前記内部回路の入力端にハイレベル
信号が供給された場合、この信号を内部回路がローレベ
ルとみなさないよう前記一方論理レベルの第２の信号に
応答して前記第１の電源ノードの電位より低い電位を前
記第２のトランジスタのゲートに供給する第１の電位供
給手段と、前記一方論理レベルの第２の信号が入力されてから所定
時間経過後、前記第１の電源ノードに供給される電位を
前記第２のトランジスタのゲートに供給する第２の電位
供給手段と、前記第２の信号を他方論理レベルとし、前記第２のトラ
ンジスタをオン状態からオフ状態とする場合において、
前記内部回路の入力端にローレベル信号が供給された場
合、この信号を内部回路がハイレベルとみなさないよう
前記他方論理レベルの第２の信号に応答し、所定の時定
数によって前記第２のトランジスタのゲート電位を前記
第２の電源ノードより高い電位に引下げる第１の電位引
下げ手段と、前記他方論理レベルの第２の信号が入力されてから所定
時間経過後、前記第２のトランジスタのゲート電位を前
記第２の電源ノードの電位に引き下げる第２の電位引下
げ手段とを具備することを特徴とする半導体集積回路の出力回
路。
【請求項２】第１の電源ノードと第２の電源ノードを共
用する内部回路と出力回路を有する半導体集積回路であ
って、前記出力回路は、第１の電源ノードと第２の電源ノードとの間に電流通路
が直列に接続され、各ゲートに第１、第２の信号が対応
して与えられ、前記電流通路の共通接続点が出力端とさ
れた出力用のMOS型の第１のトランジスタおよび第２の
トランジスタを有し、前記第１の信号を一方論理レベルとし、前記第１の電源
ノードに接続されている第１のトランジスタをオン駆動
する場合において、前記内部回路の入力端にローレベル
信号が供給された場合、内部回路がこの信号をハイレベ
ルとみなさないよう前記一方論理レベルの第１の信号に
応答して前記第１の電源ノードの電位より低い電位を前
記第１のトランジスタのゲートに供給する第１の電位供
給手段と、前記一方論理レベルの第１の信号が入力されてから所定
時間経過後、前記第１の電源ノードに供給される電位を
前記第１のトランジスタのゲートに供給する第２の電位
供給手段と、前記第１の信号を他方論理レベルとし、前記第１のトラ
ンジスタをオン状態からオフ状態とする場合において、
前記内部回路の入力端にハイレベル信号が供給された場
合、この信号を内部回路がローレベルとみなさないよう
前記他方論理レベルの第１の信号に応答し、所定の時定
数によって前記第１のトランジスタのゲート電位を前記
第２の電源ノードより高い電位に引下げる第１の電位引
下げ手段と、前記他方論理レベルの第１の信号が入力されてから所定
時間経過後、前記第１のトランジスタのゲート電位を前
記第２の電源ノードの電位に引き下げる第２の電位引下
げ手段とを具備することを特徴とする半導体集積回路の出力回
路。
【請求項３】第１の電源ノードと第２の電源ノードとの
間に直列に接続され、各ゲートに第１、第２の信号が対
応して与えられる出力用のMOS型の第１のトランジスタ
および第２のトランジスタを有し、前記第１の電源ノードに接続されている前記第１のトラ
ンジスタは２個のトランジスタが並列接続され、前記第
１のトランジスタをオン駆動する場合において、前記並
列接続された２個のトランジスタのうちの一方のトラン
ジスタのゲートに前記第１の電源ノードの電位を供給す
る第１の電位供給手段と、前記並列接続された２個のトランジスタのうちの他方の
トランジスタのゲートに第１の電位供給手段より遅れて
前記第１の電源ノードの電位を供給する第２の電位供給
手段と、前記第１のトランジスタをオン状態からオフ状態にする
場合において、前記並列接続された２個のトランジスタ
のうちの一方のトランジスタのゲート電位を設定された
時定数によってゆっくり引下げる第１の電位引下げ手段
と、前記第１の電位引下げ手段が動作開始し、所定の遅延時
間経過後、前記並列接続された２個のトランジスタのう
ちの他方のトランジスタのゲート電位を引下げる第２の
電位引下げ手段とを具備することを特徴とする半導体集積回路の出力回
路。