JPH0360218A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路に係り、特にデータ出力時に生
じる電源電位または接地電位の変動に起因して集積回路
内に発生する誤動作を防止し得る入力バッファに関する
。

（従来の技術） 半導体集積回路、例えば半導体メモリなどでは、その内
部データを外部へ出力する出力バッフ７によって外部に
存在する大きな容量、例えば１００ｐＦ程度の負荷容量
を駆動する場合がある。このため、このような半導体集
積回路の設計にあたっては、出力バッファ回路における
出力段トランジスタの電流駆動能力は、大きな負荷容量
を十分に駆動できるようにきわめて大きく設定される。

第５図はこのような出力バッファ回路５０の一例を示す
回路図である。

集積回路の内部データＤｉは、出力バッファ回路５０の
入力端子５１に供給される。この出カバソファ回路を動
作させる期間内においては、出力イネーブル信号ＯＥＩ
が高レベル“１”に、またその反転信号ＯＥＩが低レベ
ル“０″にされる。

これにより、反転信号ＯＥＩにより制御されるＰチャネ
ルＭＯＳトランジスタ５２がオン、ＮチャネルＭＯＳト
ランジスタ５３がオフとなる。これにより、内部データ
Ｄ１は、ＰチャネルＭＯＳトランジスタ５４とＮチャネ
ルＭＯＳトランジスタ５５とからなる実質的なＣＭＯＳ
インバータ及びＰチャネルＭＯＳトランジスタ５６とＮ
チャネルＭＯＳトランジスタ５７とからなるＣＭＯＳイ
ンバータを順次介して、出力段のＰチャネルＭＯＳトラ
ンジスタ５８のゲートに供給される。

これに対して、信号ＯＥＩにより制御されるＮチャネル
ＭＯＳトランジスタ５９がオン、ＰチャネルＭＯＳトラ
ンジスタ６０がオフになるので、内部データＤｉは、Ｐ
チャネルＭＯＳトランジスタ６１とＮチャネルＭＯＳト
ランジスタ６２とからなる実質的なＣＭＯＳインバータ
およびＰチャネルＭＯＳトランジスタ６３とＮチャネル
ＭＯＳトランジスタ６４とからなるＣＭＯＳインバータ
を順次介して出力段のＮチャネルＭＯＳトランジスタ６
５のゲートに供給される。出力段のトランジスタ５８の
ソースは正極性の電源電圧ＶＣＣに、出力段のトランジ
スタ６５のソースは接地電位Ｖｓｓにそれぞれ接続され
、両トランジスタのドレインは出力端子６６に共通接続
されている。この出力端子６６には負荷容量６７が接続
されている。

このような出力バッファ回路では、内部データＤｉのレ
ベルに応じて出力段のトランジスタ５８と６５のいずれ
か一方がオンとなる。したがってトランジスタ５８がオ
ンとなったときは、このオン状態のトランジスタ５８を
介して、負荷容量６７をＶｃｃ電位に達するまで充電さ
せ、トランジスタ６５がオンとなったときは負荷容量６
７をＶＳＳ電位まで放電させる。

このような構成において、出力端子６６から高速にデー
タを出力するために出力すべきデータＤｏｕｔの立上り
、立下りを急峻にすべく、負荷容ｆｆ１６７を大きな電
流で充電もしくは放電している。このため、出力段のト
ランジスタ５８．６５は大きな素子寸法を与えられ、そ
れぞれのコンダクタンスは大きく設定されている。

ところで、二のような出力バッファ回路をＨする半導体
集積回路をシステム製品に組み込む場合、電源電位Ｖ　
ｅｅ、接地電位Ｖｓｓはそれぞれ電源装置７０から配線
を介してこの集積回路に供給される。

このため、Ｖｃｃ配線およびＶＳＳ配線に存在するイン
ダクタンス７１．７２の影響により、これらの配線に大
きな電流が流れたときには、集積回路内部のＶｃｃｌ！
位またはＶｓｓ電位に大きな電位変動が発生する。すな
わち、これらの配線に存在するインダクタンス成分をＬ
１配線に流れる電流の時間的変化の割合をｄｉ／ｄｔで
表わすと、配線には次の式で表わされるような電位変化
ΔＶが坐じる。

Δｖ−Ｌ−ｄｉ／ｄｔ　　・・・・・・・・・・・・・
・・（１）第６図は、出力バッファ回路５０における各
部分の電圧、電流波形を示すグラフである。ここで、Ｖ
ａは出力段のＰチャネルＭＯ５トランジスタ５８のゲー
ト電位、ｖｂは出力段のＮチャネルＭＯＳトランジスタ
６５のゲート電位、ＩｓはＰチャネルＭＯＳトランジス
タ５８のドレイン電流（充電電流）、ＩｔはＮチャネル
ＭＯＳトランジスタ６５のドレイン電流（放電電流）を
それぞれ示している。

第６図に示すように、内部データＤｉの論理レベルが変
化した後に、出力段のＰチャネルＭＯＳトランジスタ５
８のゲート電位ＶａおよびＮチャネルＭＯＳトランジス
タロ５のゲート電位ｖｂが変化し、これらトランジスタ
５８およびトランジスタ６５がそれぞれスイッチング動
作する。この結果、トランジスタ５８のドレイン電流１
ｓもしくはトランジスタ６５のドレインＩｔが流れ、こ
れらの大電流によってＶｃｃ電位またはＶＳＳ電位に電
位変動が生じている。

（発明が解決しようとする課題） このように、出力バッファ回路からデータが出力される
時に出力段に大電流が流れることにより、集積回路内部
、例えば入力バッファ回路で電源電圧ｖｃｃおよび接地
電位Ｖｓｓに電位変動（以下、電源ノイズと言う）が生
じる。この電位変動は、集積回路に誤動作を引き起こす
ことがある。このような負荷容量に対する充、放電電流
により引き起こされる誤動作は、高速性を向上させるた
めにより短時間で外部負荷容量の充、放電を行う必要が
ある場合、より大きな電流を流す必要から、ますます起
こり易くなっている。

ここで、このような電源ノイズにより引き起こされる誤
動作について詳述する。ここでは、外部からの入力信号
を受けるための人力バッファ回路において、第５図に示
したような出力バッファ回路からデータが出力されるこ
とによって生ずる誤動作について第７図を参照して述べ
る。

この回路では初段入力ゲートは２人力のＣＭＯＳノアゲ
ートＮＯＲとなっており、このＮＯＲゲートは、この集
積回路の動作状態を制御するための内部チップイネーブ
ル信号ＣＥｉがゲートに与えられるＰチャネルＭＯＳ）
−ランジスタＰ１と、外部入力がゲートに与えられるＰ
チャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯ
ＳトランジスタＮ２とがＶｃｃ電源電位端とＶＳＳ接地
電位端との間に直列接続され、内部チップイネーブル信
号ＣＥｉがゲートに与えられるＮチャネルＭＯＳトラン
ジスタＮ１がＮチャネルＭＯＳトランジスタＮ２に並列
接続されている。

ここで初段入力ゲートで取り込まれる外部信号Ｄｉｎは
、他の集積回路から供給されている例えばＴＴＬ（トラ
ンジスタ・トランジスタ・ロジック）の出力データであ
る。そして、ノアゲートＮＯＲの後段にはＣＭＯＳイン
バータＩＮＶが接続されており、このＣＭＯＳインバー
タＩＮＶは、ＰチャネルＭＯＳトランジスタＰ３および
ＮチャネルＭＯＳトランジスタＮ３がＶｃｃ電源電位端
とＶＳＳ接地電位端との間に直列接続された構成となっ
ている。さらに、ＣＭＯＳインバータＩＮＶの後段にバ
ッファ回路ＢＵＦＩが接続されている。このバッファ回
路ＢＵＦＩもＣＭＯＳインバータからなり、Ｐチャネル
ＭＯＳトランジスタＰ４およびＮチャネルＭＯ５ｈラン
ジスタＮ４がｖｃｅ電源電位端とＶｓｓ接地電位端との
間に直列接続されている。トランジスタＰ４およびＮ４
の素子寸法はその出力に存在する大きな負荷容量を十分
駆動できるように設定されている。なお、バッファ回路
４１個だけとなっているが、必要に応じて複数個設けら
れてもよい。

前述したような電源ノイズは、集積回路の内部データを
外部に出力する部分で大きな電流が流れることにより発
生する。いま、データを外部に出力中の集積回路の内部
で電源ノイズが発生し、この集積回路のＶｃｃあるいは
Ｖｓｓの電位が変化したとする。しかし、集積回路の入
力回路に供給されるデータ（例えば前述したＴＴＬ）に
は電源変動はないため、その入力回路に入力されるデー
タの電位のレベルは変化しない。

一般に、半導体集積回路においては、入力データの０．
８Ｖ以下を論理“０″、２．０Ｖ以上を論理“１″と規
定している。このため、データを外部に出力するときは
、データ“０”に対しては０．８Ｖ以下、データ“１″
に対しては２．　０Ｖ以上になるように出力電位を設定
している。このような関係を考慮して、このデータを受
ける回路部分では、例えば１．５ｖ付近に論理“０″と
論理“１′の境界を設けている。これにより１，５■以
下の電位を有する入力データは論理“○″１．５ｖ以上
の電位を有する入力データは論理“０°と判定するよう
に入力回路を設計している。

このような状況において、例えば、論理“０”のデータ
が人力されているとき、集積回路の接地電位ＶＳＳが負
方向に変動すると入力データと接地電位ＶＳＳとの差が
大きくなるので、この接地電位を基準としている入力バ
ッファ回路は、上記人力データを論理“１”と見做して
誤動作が発生することがある。反対に、論理“１″のデ
ータが入力されている時、集積回路の接地電位Ｖｓｓが
正方向に変動すると、入力データと接地電位ＶＳＳとの
電位差が小さくなるので、この接地電位ＶＳＳを基準と
している入力バッフ７回路は、上記入力データを論理“
０“と見做し、誤動作が発生することがある。

このように、従来の集積回路では、高速性の追求に伴っ
て、データ出力時に電源電位又は接地電位が変動し、こ
れにより人力バッファ回路に誤動作が生ずるという問題
がある。

本発明は上述した問題点を解決するためになされたもの
で、電源ノイズに対する動作マージンが高く、データ出
力時の電源電位または接地電位の変動に対して従来より
も動作マージンを向上させた入力バッフ７回路を備えた
半導体集積回路を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明によれば、外部信号入力端子にゲート電極が接続
されたＮチャネル型の第１の駆動用ＭＯＳトランジスタ
を入力回路の一部として有する半導体集積回路において
、前記第１の駆動用ＭＯＳトランジスタのしきい電圧を
、この集積回路の他の内部回路を構成する第２の駆動用
のＮチャネルＭＯＳトランジスタのしきい電圧よりも低
く設定したことを特徴とする。

第１の駆動用ＭＯＳトランジスタのしきい電圧をほぼＯ
ｖ以下に設定するとよい。

入力回路はＰチャンネル型の第１のＭＯＳトランジスタ
をさらに備え、第１の駆動用ＭＯＳトランジスタのゲー
ト電極がＰチャンネル型の第１のＭＯＳトランジスタの
ゲート電極と共通接続された実質的な反転回路を第１の
駆動用ＭＯＳトランジスタ及びＰチャンネル型の第１の
トランジスタで構成するとよい。

第１の駆動用ＭＯＳトランジスタの負荷としてゲートと
ソースが共通接続されたディプリーション型ＭＯＳトラ
ンジスタをさらに具備することが好ましい。

第１の駆動用ＭＯＳトランジスタおよびＰチャンネル型
の第１のＭＯＳトランジスタがノアゲートあるいはアン
ケートの一部をなすことが好ましい。

（作　用） ＭＯＳトランジスタのいわゆる５極管動作時においては
、その電流値はゲート電圧としきい電圧の差の２乗に比
例することが知られている。したがって、人力初段の駆
動トランジスタのしきい電圧を低下させることにより、
そのトランジスタによる放電速度を低下させ、電源電位
の変動の影響が出力に生じないようにすることがきる。

これは入力回路としてＰチャネルＭＯ８トランジスタと
ＮチャネルＭＯ３ｈランジスタが電源と基準電位間に直
列に接続された構成を使用した場合において典型的であ
り、ＮチャネルＭＯＳトランジスタのしきい電圧をＯｖ
あるいはＯｖ下とすることにより誤動作の低減効果が顕
著である。

（実施例） 以下、図面を参照して本発明の実施例のいくつかを詳細
に説明する。

第１図は本願発明の一実施例にかかる人力バッファ回路
を示す回路図であって、第７図に示した従来のものと同
様の接続関係を有しているため、同一部分には同一符号
を付してその説明を省略する。この人力バッファ回路は
半導体メモリ回路などの半導体集積回路の一部をなして
いる。

この実施例では、第７図の場合と穴なって、外部からの
信号Ｄｉｎを受ける人力初段ゲートに含まれるＮチャネ
ルＭＯＳトランジスタＮ２’　は他のＮチャネルＭＯＳ
トランジスタＮｌ、Ｎ３などよりもそのしきい電圧が低
い値、例えばほぼＯＶに設定されている。これは第７図
で示された従来の入力初段のＮチャネルＭＯＳトランジ
スタＮ２は、他のインバータなどを構成するＮチャネル
ＭＯＳトランジスタＮｌ、Ｎ３と同じしきい電圧を持つ
ものが用いられてきたのに対して著しい対照をなす。

次にこの回路の動作を説明する。

この実施例でも従来と同様に論理“Ｏ”と論理″１”の
境界を１．５Ｖに設定しているとし、人力バッファを構
成するＰチャネルＭＯＳトランジスタＰ２は第７図に示
したものと全く同じものを用いるものとする。

このような構成において入力端子に論理“０′と論理“
１＃の境界の１．５Ｖの電位を有するデータが入力され
たとすると、ＰチャネルＭＯＳトランジスタＰ２が同じ
ものであるため、第７図におけるトランジスタＮ２と第
１図におけるｌ・ランジスタＮ２’　には同じ電流が流
れる。ＶＣｃが５Ｖである時、トランジスタＰ２とトラ
ンジスタＮ２’　とトランジスタＮ１のドレイン共通接
続点である、入力初段の出力ノードＮＤＩにおける電位
が２．５Ｖであるとすると、人力初段のトランジスタＮ
２およびＮ２’　は第４図に示すいわゆる５極管領域（
飽和領域）Ｂで動作している。この５極管領域はゲート
電圧Ｖ０、しきい電圧ＶＬｈ、ドレイン電圧ＶＤとして ｖｏ−ｖｔｈ＜ｖＤ　　　　　　　　　　　・　（２）
が成立する領域である。

ここで、ＭＯＳトランジスタの５極管動作時の電流値Ｉ
ｄは、次式で与えられることが知られている。

β　　　　　２ Ｉｏ　−（Ｖｃ　−Ｖｔｈ）　　　　　　−・・・・・
（３）βはトランジスタの４広、移動度等で決まる定数
である。

ここで、トランジスタＮ２のしきい値電圧を１Ｖ１　ト
ランジスタＮ２’のしきい値電圧をＯＶに設定した場合
を考える。

入力端子に１．５Ｖが供給されたときのトランジスタＮ
２およびＮ２’　に流れる電流をそれぞれＩ　ＤＥ＋　
　Ｉ　ＤＩとすれば、これらは（３）式に数値を代入す
ることにより次のようになる。

ここで、 ＩｏａとＩＤＩが等しいとすれば となり β、−一βＥ となる。これはトランジスタＮ２’　のしきい値をトラ
ンジスタＮ２よりも低く設定しているため、従来と同様
に論理“Ｏ“と論理“１”の境界を１．５ｖに設計する
ためにはチャネル長の等しいトランジスタＮ２’　とト
ランジスタＮ２を用いた場合、トランジスタＮ２’のチ
ャネル幅はトランジスタＮ２の幅の１／９で済むことを
表わしている。

次にＶＳＳの変動があったときの動作を検討する。

今、人力が０．８■の論理“０＃が入力されている時、
Ｖｓｓが−２，２ｖまで変動したとする。

この場合、ＶＳＳを基準として考えれば、トランジスタ
Ｎ２、Ｎ２’のゲート電位が３．ＯＶに上昇したのと等
価であるから、トランジスタＮ２、Ｎ２’　に流れる電
流１゜＋！およびＩＤＩは次のように表わすことができ
る。

これらの関係から、 本発明によれば、 Ｖｓｓが変 動したときには従来に比べ、トランジスタＮ２’を流れ
る電流は従来の電流ＩＤＥの１／４になるため、Ｖｓｓ
が負方向に変化してノードＮ１か放電される速度はより
遅くなる。このため、データ変化が起こりにくく、誤動
作に対する耐性が向上していることは明らかである。

次に、正規に信号が論理″０”から論理“１″に変化し
た場合について検討する。ここでは最悪の場合として、
入力が論理“１″と認められる最低値である２ｖの電位
となった時を考えると、このときにトランジスタＮ２お
よびＮ２’を流れる電流ＩＤＥおよびＩＯ５は次のよう
に表わすことができる。

したがって よって、トランジスタＮ２’を流れる電流はトランジス
タＮ２を流れる電流の１／２．２５となり、従来と比較
してノードを放電する速度はやはり遅くなる。しかし、
この速度は前述したＶＳＳの変動の１／４と比べれば変
化の程度は小さい。したがって、ノイズに対する効果の
方が大きく、誤動作が生じにくくなる。

なお、従来、Ｖｓｓ変動等のノイズに対しては、例えば
ノードＮＤ１に負荷容量を接続することにより、Ｖｓｓ
が変動したときにトランジスタＮ２によってノードＮＤ
Ｉが放電される速度を遅くして、ノイズに対するマージ
ンを上げるようにすることが提案されている。しかしな
がら、このようなＶＳＳ変動に対するマージン増加対策
をとった場合、第７図の従来例では、第１図に示す本発
明の場合と同じマージンを確保するためには、第７図の
ノードＮＤＩに第１図の場合の４倍の負荷容量を持たせ
るようにする必要がある。ところが、正規の動作時には
トランジスタＮ２に流れる電流はトランジスタＮ２’　
に流れる電流の２，２５倍であるため、上述した４倍の
負荷容量を接続した従来の場合には正規動作時の応答速
度は、本願発明の場合に比べ遅れることになる。

次に、入力が論理“１“の２Ｖである時に、Ｖｓｓが十
方向に変動した場合を考える。この場合、Ｖｓｓが＋２
ｖ以上変動した場合には、トランジスタＮ２およびＮ２
’　はともにオフするはずであり、第１図および第７図
におけるトランジスタＰ２の構成が同一ならば、ＶＳＳ
変動によって受ける影響はほぼ等しいと考えられる。し
たがって、ここではＶＳＳが＋１．５■変動したと仮定
する。

このとき、第７図のトランジスタＮ２はしきい電圧値が
１ｖであるので、オフとなる。しかしながら、第１図の
場合はトランジスタＮ２’のしきい電圧はＯＶであるの
で、トランジスタＮ２’　はオンのままである。

よって、Ｖｓｓが十方向に変動したときは、第１図の本
発明の場合、ノードＭＤＩはトランジスタＰ２で充電さ
れながらトランジスタＮ２’で放電されることになって
、トランジスタＰ２により充電されるだけである従来の
第７図の場合に比べて、ノードＮＤＩの電位の上昇速度
は著しく遅くなる。

このため、従来に比べ、誤動作か生しに（くなる。

以上のように、入力初段のトランジスタのしきい電圧を
低下させることにより、各種の電源変動が生じた場合に
そのノイズにデータ変化か反応しにくくなり、後段への
影響が減少するため誤動作が生じにくくなって、ノイズ
に対するマージンが増加する。

逆にこのマージンを利用して従来と同じ提度の誤動作の
発生率とするならば従来よりも出力端子でのデータ変化
を急峻にさせて高速化を図ることもできる。

このマージンは他の内部回路を構成するＮチャネルＭＯ
Ｓトランジスタのしきい電圧よりもトランジスタＮ２’
のしきい電圧が低いければよいが、一般に低いほど増加
する。このため、トランジス夕Ｎ２’のしきい電圧とし
てはほぼ０■あるいはＯＶ以下がより望ましい。なお、
しきい電圧の最適低下値はトランジスタのサイズや構造
により異なるので、これらを考慮して適宜選択される。

なお、このようにしきい電圧を低下させても人力初段の
駆動用トランジスタとして完全な動作をすることは、ト
ランジスタのゲート酸化膜が微細加工技術の進歩ととも
に最近では２００Ａ程度まで薄くなっており、１ｖのゲ
ート電圧でもゲート酸化膜に対する電界は例えば従来の
１０００Ａのゲート酸化膜に対してゲートに５Ｖをかけ
ていたことと等価であることからも分かる。

発明者らの実験によれば、従来第７図の構成で電源ノイ
ズによる誤動作が生じていたのに対し、トランジスタＮ
２のしきい電圧をほぼＯ■まて低下させて設定した第１
図の構成による回路を用いた場合、同じ電源ノイズでは
誤動作が発生しないことが確認された。

トランジスタのしきい電圧は、チャネル部分のイオン注
入量で決定されるが、例えば、５〜２０Ω／ｃＩＴ１程
度の半導体基板を使用すれば、チャネル用のイオン注入
を行うことなしにしきい電圧がＯＶ付近のトランジスタ
を実現することができる。

なお、内部回路がＣＭＯＳ回路の場合は低消費電流が要
求され、特に待機時はほぼ零の消費電流が要求されるた
め、しきい電圧は一般に高いほうが良い。待機時には、
信号ＣＥｉを“１“としてトランジスタＰ１をオフさせ
るよう制御するため、入力初段にしきい値電圧が０■付
近のトランジスタを使用したとしても消費電流を０とす
ることができる。

第２図は本発明の他の実施例を示す回路図であって、こ
の実施例では初段入力ゲートをＮＡＮＤ型としたものを
用いている。この場合の動作は第１図に示したＮＯＲゲ
ートの場合と同様である。

第３図は本発明の他の実施例を示す回路図であって、こ
の実施例では第１図におけるＰチャネルＭＯＳトランジ
スタＰ２をゲートとソースが共通接続されたＮチャネル
ディプリーション型のものＰ２’　に変更したものであ
る。このトランジスタＰ２’　は第１図の場合と同様に
トランジスタＮ２’の負荷トランジスタとして動作する
ので、全体として第１図の場合と同様のノイズ低減効果
を奏することができる。

〔発明の効果〕

以上のように、本発明によれば、集積回路の入力回路を
なすＮチャネルＭＯＳトランジスタのしきい電圧をこの
集積回路の他の内部回路を構成するＮチャネルＭＯＳト
ランジスタのしきい電圧よりも低く設定しているので、
データ出力にともなって発生する電源のノイズに対して
反応しにくくなり、誤動作を防止することができる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例を示す回路
図、第２図は本発明の他の実施例を示す回路図、第３図
は本発明のさらに他の実施例を示す回路図、第４図はＮ
チャネルＭＯＳトランジスタの電圧電流特性を示すグラ
フ、第５図は電源ノイズの発生を説明するための従来の
出力バッファ回路を示す回路図、第６図は第５図にの各
部分における波形を示す波形図、第７図は従来の人力バ
ッファの構成を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、外部信号入力端子にゲート電極が接続されたＮチャ
   ネル型の第１の駆動用ＭＯＳトランジスタを入力回路の
   一部として有する半導体集積回路において、 前記第１の駆動用ＭＯＳトランジスタのしきい電圧を、
   この集積回路の他の内部回路を構成する第２の駆動用の
   ＮチャネルＭＯＳトランジスタのしきい電圧よりも低く
   設定したことを特徴とする半導体集積回路。 ２、前記第１の駆動用ＭＯＳトランジスタのしきい電圧
   をほぼ０Ｖ以下に設定したことを特徴とする請求項１記
   載の半導体集積回路。 ３、前記入力回路はＰチャネル型の第１の ＭＯＳトランジスタをさらに備え、前記第１の駆動用Ｍ
   ＯＳトランジスタのゲート電極が前記Ｐチャネル型の第
   １のＭＯＳトランジスタのゲート電極と共通接続された
   実質的な反転回路を前記第１の駆動用ＭＯＳトランジス
   タ及び前記Ｐチャネル型の第１のＭＯＳトランジスタで
   構成することを特徴とする請求項１または２記載の半導
   体集積回路。 ４、前記第１の駆動用ＭＯＳトランジスタの負荷として
   ゲートとソースが共通接続されたディプリーション型Ｍ
   ＯＳトランジスタをさらに具備したことを特徴とする請
   求項１または２記載の半導体集積回路。 ５、前記第１の駆動用ＭＯＳトランジスタおよび前記Ｐ
   チャネル型の第１のＭＯＳトランジスタがノアゲートの
   一部をなすことを特徴とする請求項３記載の半導体集積
   回路。 ６、前記第１の駆動用ＭＯＳトランジスタおよび前記Ｐ
   チャネル型の第１のＭＯＳトランジスタがナンドゲート
   の一部をなすことを特徴とする請求項３記載の半導体集
   積回路。